實驗一 protel 99原理圖的繪製
一、實驗目的
（1） 熟練掌握protel99的基本操作。
（2） 學會繪製電路原理圖。
（3） 掌握電路圖的erc校驗、電路錯誤修改和網路表的生成。
二、實驗內容
（1） 新建文件，設定引數的基本操作。進入advanced schematic，新建一張原理圖，並設定它的工作空間引數和文件引數。其中，電路圖大小設定為a4，橫向放置，標題欄選擇標準標題欄，柵格大小均選為20mil。
（2） 裝入元器件庫。執行相關命令，
（3） 放置元器件。按照如圖1-1所示，從元器件庫中放置相應的元器件到電路圖中，並對元器件做移動，旋轉等操作，同時進行屬性設定。各元器件的元器件標號及標稱值均採用小四號宋體，完成後將檔案存檔。
（4） 全域性修改。利用sch的全域性修改功能，將圖1-1中電阻的標號和標稱值均由小四號宋體改為五號黑體，並將電阻的編號r*由大寫改為小寫r*，完成後將檔案改名存檔。
（5） 繪製電源電路圖。按照如1-1所示，繪製電源電路的原理圖，並填上正確的封裝，完成後將檔案存檔。
（6） 對完成的電路圖進行erc校驗，若有錯誤，則加以改正，直到校驗無誤後，存檔
（7） 對修改後的電路圖進行編譯，產生網路表檔案，將網路表檔案存檔後退出
圖1-1 電源電路圖
三、思考題
（1） 為什麼要給元器件定義封裝形式？是否所有原理圖中的元器件都要定義封裝形式？
（2） 放置元器件時系統提示沒有開啟元器件庫，應如何解決？
（3） 使用網路標號時應注意哪些問題？
（4） 匯流排和一般連線有何區別？使用中應注意哪些問題？
實驗二單面板的製作
一、實驗目的
(1)熟練掌握pcb 的基本操作。
(2)基本掌握pcb元器件庫的編輯方法。
(3)掌握單面板的製作。
(4) 繪製出電源pcb圖（單面板）
二、實驗內容
(1) 進入sch ，開啟在實驗一中己完成的電源電路的原理圖(圖1-1)，設定好電路圖中各元器件的封裝，執行相關選單命令，生成此電路圖的網路表。
(2) 新建乙個pcb檔案,開啟標準元器件庫,設定好工作空間引數和文件引數,其中訊號層選擇底層,將此檔案更名為儲存.
(3) 在禁止佈線層上繪製電路版圖的邊框,給邊框加上尺寸標註.
(4) 調入電源電路的網路表,若網路表中存在錯誤,則加以修改,完全正確後,按下execute按鈕確定.
(5) 通過自動布局以及人工調整的方法，合理布局元器件，布局調整時應儘量減少飛線交叉。
(6) 設定設計規則，其中，電源以及接地線要求的銅膜線寬最小為30mil,最大為40mil,其餘的線寬均為10mil.
(7) 執行手動佈線，並參考自動佈線。
(8) 在pcb 中，生成此電路板圖的網路表，重新回到sch 中，與原理圖的網路表進行比較，若發現不符，尋找原因，加以改正。
(9) 進行drc檢查，生成報告檔案，若有錯誤，則加以修改。
(10)給電路板圖加上鋪銅，鋪銅與地相連，並且去除死銅，最後完成電源電路印製電路圖，將檔案存檔退出.
(11)列印電路圖
三、思考題
(1)簡述自動布局的步驟。
(2)自動佈線前,要進行哪些設定?
(3)何種型別的電路，在設計印製板時要使用鋪銅?
四、作業要求：
1． 要求製作直流穩壓電源系統實物，能輸出+5v、-5v、+12v、-12v、+3.3v
2． 要求在實物上敷銅表示出班級、姓名、學號、製作日期（沒有者不計成績）。
表一電路板所需要的器材
表二電源元器件清單
實驗三有時鐘使能的兩位十進位制計數器原理圖輸入設計
一、 實驗目的
1、 掌握帶有時鐘輸入的數位電路原理圖輸入設計方法；
2、 進一步掌握時序波形的真；
3、 了解vhdl初步的基本知識。
二、 實驗原理與步驟
1、 實驗步驟見第五章第一節介紹的方法。
2、 電路設計原理如下：
頻率計設計的基本步驟與上乙個實驗介紹的完全一樣，只是需要考慮從哪乙個電路模組開始。
圖3-1 用74390設計乙個有時鐘使能的兩位十進位制計數器原理
1、設計電路原理圖，頻率計的核心元件之一是含有時鐘使能及進製擴充套件輸出的十進位制計數器。為此這裡擬用乙個雙十進位制計數74390和其它一些輔助元件來完成。電路原理圖如圖2-1所示。
圖中，74390連線成兩個獨立的十進位制計數器，待測頻率訊號clk通過乙個與門進入74390的計數器1的時鐘輸入端1clka，與門的另一端由計數使能訊號enb控制：當enb = '1' 時允許計數；enb = '0' 時禁止計數。計數器1的4位輸出q[3]、q[2]、q[1]和q[0]並成匯流排表達方式即q[3..
0]，由圖2-1左下角的output輸出埠向外輸出計數值，同時由乙個4輸入與門和兩個反相器構成進製訊號進入第2個計數器的時鐘輸入端2clka。
第2個計數器的4位計數輸出是q[7]、q[6]、q[5]和q[4]，匯流排輸出訊號是q[7..4]。這兩個計數器的總的進製訊號，即可用於擴充套件輸出的進製訊號由乙個6輸入與門和兩個反相器產生，由cout輸出。
clr是計數器的清零訊號。
2、計數器電路實現，在此首先從實現圖3-1所示的電路的繪製和測試開始，用滑鼠雙擊「enter symbol」窗中symbol libraries欄的e:\maxplus2\max2lib\mf的巨集功能元件庫，於是可以在symbol files欄中看到絕大多數74系列的元件（圖3-2）。這些器件的詳細功能及其它們的邏輯真值表可以通過查閱「help」選項來獲得。
為了查閱74390的功能，可如圖3-3所示，在help選單中選old-style macrofunctions項，然後選counters項
圖3-4 兩位十進位制計數器工作波形
向原理圖編輯窗中調入巨集功能元件如圖3-2所示，直接在上端的symbol name欄中鍵入器件的名稱，如74390等，然後點選ok鍵即可。如果要了解74390內部的情況，可以用滑鼠在其上雙擊。最後根據圖2-1在原理圖編輯窗中完成該電路的全部繪製。
繪製過程中應特別注意圖形設計規則中訊號標號和匯流排的表達方式：
若將一根細線變成以粗線顯示的匯流排，可以先將其點選使其變成紅色，再選option選項中的line style ；若在某線上加訊號標號，也應該在該線某處點選使其變成紅色，然後鍵入標號名稱，標有相同標號的線段可視作連線線段，但可不必直接連線。對於以標號方式進行匯流排連線可以如圖3-1那樣。例如一根8位的匯流排bus1(7..
0)欲與另3根分別為1、3、4位的連線相接，它們的標號可分別表示為bus1(0)，bus1(3..1)，bus1(7..4)。
3、波形**，按照第一章介紹的流程能夠很容易地得到圖2-1電路的**波形（圖3-4）。由波形圖3-4可見，圖2-1電路的功能完全符合原設計要求：當clk輸入時鐘訊號時，clr訊號具有清0功能，當enb為高電平時允許計數，低電平時禁止計數；當低4位計數器計到9的向高4位計數器進製，另外由於圖3-4中沒有顯示高4位計數器計到9，故看不到count的進製訊號。
如果本設計電路的存檔檔名為 ，則按照步驟5的第9段介紹的方法，將此項設計包裝成乙個元件存入庫中以備後用，該電路對應的元件名是conter8 。
三、實驗注意事項
1、輸入檔名不能用漢字或關鍵字、非法字元；
2、注意檔案在編譯連線時的路徑；
3、 注意引腳分配與對應的fpga晶元相匹配；
4、 注意訊號標號與總路線的表達方式。
四、實驗裝置
gw48eda系統，計算機一台，印表機一台
五、實驗思考
1、 用vhdl編寫有時鐘輸入的兩位十進位制計數器源程式。
2、 對**波形結果進行分析。
3、 寫出驗證性實驗報告.
實驗四 7段數碼顯示解碼器的設計
一、設計目的
1、 學習7段數碼顯示解碼器的設計方法；
2、 掌握多層次的vhdl程式設計方法。
二、設計要求
1、 編寫7段數碼顯示解碼器的vhdl源程式；
2、 在max+plusii上進行編譯、綜合、適配、引腳鎖定、**測試；
3、 進行**波形的測試；
4、 寫出設計性實驗報告。
三、設計提示
1、實驗原理提示：7段數碼是純組合電路，通常的小規模專用ic，如74或4000系列的器件只能作十進位制bcd碼解碼，然而數字系統中的資料處理和運算都是2進製的，所以輸出表達都是16進製制的，為了滿足16進製制數的解碼顯示，最方便的方法就是利用vhdl解碼程式在fpga或cpld中實現。本項實驗很容易實現這一目的。
例6-21作為7段bcd碼解碼器的設計，輸出訊號led7s的7位分別接如圖6-21數碼管的7個段，高位在左，低位在右。例如當led7s輸出為 "1101101" 時，數碼管的7個段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1，接有高電平的段發亮，於是數碼管顯示「5」。
2、引腳鎖定以及硬體**測試提示：建議選實驗電路模式6，用數碼8顯示解碼輸出（pio46--pio40），鍵8、鍵7、鍵6、鍵5四位控制輸入，硬體驗證解碼器的工作效能。
四、實驗報告要求
根據以上的實驗內容寫出實驗報告，包括程式設計、軟體編譯、**分析、硬體測試和詳細實驗過程；設計原程式，程式分析報告、**波形圖及其分析報告。
五、實驗思考和總結
1、 討論語句when others=>null的作用。對於不同的vhdl綜合器，此句是否具有相同含義和功能？
2、 用vhdl例化語句（參考實驗2）按圖3-25的方式，以本章第一節實驗三和本節實驗一為底層元件，完成頂層檔案設計，並重複以上實驗過程。注意圖3-25中的tmp是4位匯流排，led是7位匯流排。對於引腳鎖定和實驗，建議仍選實驗電路模式6，用數碼8顯示解碼輸出，用鍵3作為時鐘輸入（每按2次鍵為1個時鐘脈衝），或直接時鐘訊號clock0。
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EDA實驗報告 16
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