張佳興2220131738
電氣工程及其自動化1班
1、 verilog語言反應硬體特性舉例
1. module cc ( clk,en,cout)、input、output，這三個語句用verilog語言定義了乙個邏輯器件， module後邊括號內為埠名稱，每個埠都對應硬體的乙個引腳，引腳的輸入輸出性質都由input、output所定義，c語言中對變數的定義，都是int等反應資料大小的資料型別，不能反映硬體特性。
2. reg暫存器型別，表示乙個具有保持作用的資料儲存單元，它只能在always語句和initial語句中被賦值，並且它的值從乙個賦值到另乙個賦值被儲存下來。這種型別就和實際晶元中的暫存器作用一樣，可以將其中資料狀態儲存一定時間，c語言中沒有這一型別。
3. always語句當其檢測到適當狀態時，執行其中內容。always @（posedge clk）語句就表明，檢測到高電平執行，和實際晶元引腳狀態變化引起內部變化原理一致，c語言中沒有過程賦值這種語句，c中也沒有對高低電平、上公升下降沿的判斷條件。
4. verilog語言中的模組例化，將各個模組程式在例化程式裡結合起來，在硬體層面就相當於將各個小的模組互相連線，構成乙個大的模組，c語言中類似的形式是函式，乙個函式可以有子函式，但是c中的函式不能反應硬體特性。
2、數字頻率計設計與除錯總結
在進行課程設計的過程中我遇到了以下幾點困難：
1. 在最初設計時，沒能利用硬體的思想來設計這個題目，導致頻率頻率計數的邏輯控制部分設計不清。在參考老師所提供的框圖後了解應將邏輯控制部分單獨設計成乙個模組，通過en和clr來控制計數，這樣技術部分就可以將之前的實驗內容移植過來，十分簡便。
2. 在設計過程中的，鎖存部分原理沒有搞懂。按照老師的框圖，從前向後分析，發現鎖存的時鐘clk是之前邏輯控制部分的lock引腳所提供，這樣就將每個週期所計得的頻率結果在同乙個時序通過鎖存器向後傳輸。
3. 配置引腳時出錯，將數碼管的位選引腳順序弄反，導致數碼管顯示錯誤。仔細檢查，發現錯誤，改正後正常執行。
4. 在拓展功能一的設計中，將十分頻部分弄錯，最後出來的結果和預期差了一些。在當堂實驗課中，這個錯誤我沒能及時糾正，回來之後，我對應程式認真檢查，發現我的十分頻，被我設計成了逢9進1，導致最後結果錯誤。
5. 發現了自己很多語法問題，比如在過程賦值中對wire型別資料進行賦值導致錯誤，module定義的模組名稱沒有和檔名稱對應導致錯誤等，最終我通過ppt及網路途徑解決了這些問題。
在這次實驗中，基本功能全部實現，並且是我自行製作，拓展功能一，同樣是我自行完成，不過我當時得到的結果有誤差，實驗後我已經發現了問題，改正了錯誤。拓展功能二沒有實現。
3、對課程的建議
1. 我希望老師以後的實驗過程中能夠有乙個答疑環節，在實驗前，我們可以對預習中不懂的部分進行提問。
2.. 希望老師能增加一些課時，或者給我們一些課外時間去到實驗室，我們的實驗我自我感覺相對別的實驗來說難度還是比較大的，我覺得如果有充足的時間，洒家可以將拓展部分做出來，為自己爭取更好的分數。
EDA實驗報告
lcd模組介面電路設計 八行顯示 課程名稱 eda技術 專業班級通訊工程一班 學號 201009110122 姓名於振超 一 實驗目的 1.熟悉quartus ii軟體的使用及設計流程 2.用vhdl編寫 源程式並檢測脈衝的存在 二 實驗器材 pc機一台 紅色颶風二代開發板 usb線一根 usb b...
EDA實驗報告 16
和老師一起在eda技術知識的海洋中航行，不知不覺就乙個學期了，這段時間中，在老師的引導下，明白了現代電子設計的核心就是eda技術。它是依賴功能強大的計算機，在eda工具軟體平台上，對以硬體描述語言hdl為系統邏輯描述手段完成的設計檔案，自動地完成邏輯編譯 邏輯化簡 邏輯分割 邏輯綜合 結構綜合 布局...
EDA課程設計實驗報告
課程設計報告 課程名稱數字系統與邏輯設計 課題名稱 16 16點陣顯示 專業通訊工程 班級1181 學號 201113120107 姓名肖浪 指導教師喬匯東吳德建 2013年 7月 2日 湖南工程學院 課程設計任務書 課程名稱數字系統與邏輯設計 課題 16 16點陣顯示 專業班級通訊工程1181 學...