實驗五 vga 彩條訊號發生器的設計
（一）實驗目的
1． 了解普通顯示器正確顯示的時序。
2． 了解 verilog hdl 產生 vga 顯示時序的方法。
3． 進一步加強對 fpga 的認識。
（二）實驗要求
1.在crt顯示器上顯示橫條紋、豎條紋、棋盤格仔圖案、以及帶自己名字的南昌大學校門**。
2.用兩個按鍵模組來控制顯示模式。
3.用兩個按鍵模組實現**的上下左右移動。
（三）實驗原理
vga介面基本電路標準的vga介面乙個有15個介面（見圖1），但其中真正用到的就5個腳，hsync是行同步訊號，vsync是場同步訊號，同步訊號就是為了讓vga顯示器掃瞄畫素點資料，vga_r、vga_g、vga_b為三原色訊號。
圖1vga的介面時序如圖2所示，場同步訊號vsync在每幀資料開始的時候產生乙個固定寬度的低脈衝，行同步訊號hsync在每行開始的時候產生乙個固定寬度的低脈衝，資料在某些固定的行和列交匯處有效。
圖2本實驗我們用的是800*600顯示器嗎，重新整理頻率為60hz,用50mhz晶振的fpga晶元驅動設計，表1為其脈衝技術表。
表1首先行同步訊號在某個系統時鐘上公升沿到來時被拉低120個脈衝寬度後被拉高，經過67個脈衝，data資料有效，即顯示器開始掃瞄800個列畫素點，掃瞄完成到下一次行同步訊號再次被拉低，中間經過５２個時鐘脈衝。掃瞄一行需要的資料幀長為1039。而場同步訊號的掃瞄方式類似於上面的步驟，在某個時鐘到來時被拉低6個脈衝寬度繼而被拉高，拉高後延遲25個脈衝週期行同步訊號被拉
微處理器與可程式設計器件應用2012.12低，這樣開始掃面每行的畫素。完成本次掃瞄後場同步訊號再次被拉低重複上述過程。因為重新整理頻率為60 hz，所以每秒場同步訊號會被拉低60次。
（四）核心**
按鍵控制**移動：
always @ (posedge clk_50m or negedge rst_n)
if(!rst_n)
addr<=0;
else if(valid)
begin
if((xpos>mode_x_cnt&&xposmode_y_cnt&yposaddr<=(ypos-mode_y_cnt)*200+(xpos-mode_x_cnt);
else addr<=0;
end else addr<=0;
（五）管腳分配
（六）**測試。
（七）實驗小結
本實驗用到將**變為mif格式儲存到rom中，以及vga顯示的原理，剛開始做的時候有點慌張，查了很多資料，學習到不少知識。
南昌大學實驗報告 實驗一熱重分析
南昌大學實驗報告 樣本 學生姓名學號 5702106專業班級 無機材料082班 實驗型別 演示 驗證 綜合 設計 創新實驗日期 2010 9 25 實驗成績 實驗一熱重分析 一.實驗目的 1.了解熱重分析的基本原理及熱重分析儀的裝置 2.學習使用熱重分析方法並能準確地測量物質的變化及變化的速率。二....
EDA實驗報告
張佳興2220131738 電氣工程及其自動化1班 1 verilog語言反應硬體特性舉例 1.module cc clk,en,cout input output，這三個語句用verilog語言定義了乙個邏輯器件，module後邊括號內為埠名稱，每個埠都對應硬體的乙個引腳，引腳的輸入輸出性質都由i...
EDA實驗報告
lcd模組介面電路設計 八行顯示 課程名稱 eda技術 專業班級通訊工程一班 學號 201009110122 姓名於振超 一 實驗目的 1.熟悉quartus ii軟體的使用及設計流程 2.用vhdl編寫 源程式並檢測脈衝的存在 二 實驗器材 pc機一台 紅色颶風二代開發板 usb線一根 usb b...