結構如圖1所示，其中有乙個累加暫存器ac，乙個狀態條件暫存器，各部分之間的連線表示資料通路，箭頭表示資訊傳送方向。
（1） 標明圖中四個暫存器的名稱。
（2） 簡述指令從主訪問到控制器的資料通路。
（3） 簡述資料在運算器和主存之間進行存 / 取訪問的資料通路。
圖1解：
（1） a為資料緩衝暫存器 dr ，b為指令暫存器 ir ，c為主存位址暫存器，d為程式計數器pc。
（2） 主存 m →緩衝暫存器 dr →指令暫存器 ir →操作控制器。
（3） 存貯器讀 ：m →緩衝暫存器dr →alu →ac
存貯器寫 ：ac →緩衝暫存器dr →m
2. 某機器中，配有乙個rom晶元，位址空間0000h—3fffh。現在再用幾個16k×8的晶元構成乙個32k×8的ram區域，使其位址空間為8000h—ffffh。
假設此ram晶元有/cs和/we訊號控制端。cpu位址匯流排為a15—a0,資料匯流排為d7—d0,控制訊號為r//w，mreq(儲存器請求)，當且僅當mreq和r//w同時有效時，cpu才能對有儲存器進行讀(或寫)。
（1）滿足已知條件的儲存器，畫出位址碼方案。
（2）畫出此cpu與上述rom晶元和ram晶元的連線圖。
解：儲存器位址空間分布如圖1所示，分三組，每組16k×8位。
由此可得儲存器方案要點如下：
（1） 用兩片16k*8 ram晶元位進行串聯連線，構成32k*8的ram區域。片內位址 ：a0 ——a13 ，片選位址為：a14——a15；
（2） 解碼使用2 ：4 解碼器；
（3） 用 /mreq 作為2 ：4解碼器使能控制端，該訊號低電平（有效）時，解碼器工作。
（4） cpu的r / /w訊號與ram的/we端連線，當r // w = 1時儲存器執行讀操作， 當r // w = 0時，儲存器執行寫操作。如圖1
圖1cpu與晶元連線如圖2：
圖23. 某機器中，已知配有乙個位址空間為(0000—1fff)16的rom區域，現在用乙個sram晶元（8k×8位）形成乙個16k×16位的rom區域，起始位址為（2000）16 。假設sram晶元有/cs和/we控制端，cpu位址匯流排a15——a0 ，資料匯流排為d15——d0 ，控制訊號為r / /w（讀 / 寫），/mreq（當儲存器讀或寫時，該訊號指示位址匯流排上的位址是有效的）。
要求：（1） 滿足已知條件的儲存器，畫出位址碼方案。
（2） 畫出rom與ram同cpu連線圖。
解 ：儲存器位址空間分布如圖1所示，分三組，每組8k×16位。
由此可得儲存器方案要點如下：
（5） 組內位址 ：a12 ——a0 （a0為低位）；
（6） 組號解碼使用2 ：4 解碼器；
（7） ram1 ，ram 2 各用兩片sram晶元位進行併聯連線，其中一片組成高8位，另一片組成低8位。
（8） 用 /mreq 作為2 ：4解碼器使能控制端，該訊號低電平（有效）時，解碼器工作。
（9） cpu的r / /w訊號與sram的/we端連線，當r // w = 1時儲存器執行讀操作， 當r // w = 0時，儲存器執行寫操作。如圖2
圖1圖2
4. 參見下圖資料通路，畫出資料指令「sta r1,(r2)」的指令週期流程圖，其含義是將暫存器r1的內容傳送至（r2）為位址的存貯單元中。標出各微操作訊號序列。
解：pco ，g ，ari
r / /w = 1 (讀)
取指dro ，g ，iri
解碼r2o ，g ，ari執行
指r1o , g , dri
令r / /w = 0 (寫)
5. 用16k×1位的動態ram晶元構成64k×8位的儲存器，要求：
(1)畫出該儲存器組成的邏輯框圖
(2)設儲存器的讀寫週期均為0.5μs，cpu在1μs 內至少要訪問記憶體一次。試問採用那種重新整理方式比較合理？
兩次重新整理的最大時間間隔是多少？對全部儲存單元重新整理一遍所需的實際重新整理時間是多少？
解：（1）根據題意，儲存器總容量為64kb，故位址線總需16位。現使用16k×1位的dram晶元，共需32片。
晶元本身位址線佔14位，所以採用位併聯與位址串聯相結合的方法來組成整個儲存器 ，其組成邏輯框圖如圖所示，其中使用一片2：4解碼器
(2) 根據已知條件，cpu在1μs內至少需要訪存一次，所以整個儲存器的平均讀/寫週期與單個儲存器片的讀/寫週期相差不多，應採用非同步式重新整理方式比較合理。
dram儲存器來講，兩次重新整理的最大時間間隔是2ms.
dram晶元讀/寫週期為0.5μs。假定16k×1位的ram晶元由128×128矩陣儲存元構成，重新整理時只對128行進行非同步式重新整理，則重新整理間隔為2ms/128 =15.
6μs，可取重新整理訊號週期為15μs .
6.某16位機運算器框圖如圖所示，其中alu為加法器，sa,sb為鎖存器，4個通用暫存器的讀/寫控制符號如下表所示：
(1) 請設計微指令格式（具體考慮控制字段，順序控制欄位只畫框圖）
(2) 「add r0,r1」指令完成（r0） + (r1) r1的操作，畫出微程式流程圖.
解：(1)微指令格式如下：
1 2位 1 2位 1 1 1 1 1 1
其中ldsa,ldsb為鎖存器打入訊號， clr為sb清零訊號；
lsb為sb送原碼控制訊號， /lsb為sb送反碼控制訊號； i為公共微程式訊號
(2)流程圖如圖:
7. 某計算機的資料通路如圖所示，其中m—主存， mbr—主存資料暫存器， mar—主存位址暫存器， r0-r3—通用暫存器， ir—指令暫存器， pc—程式計數器（具有自增能力）， c、d--暫存器， alu—算術邏輯單元（此處做加法器看待）， 移位器—左移、右移、直通傳送。所有雙向箭頭表示資訊可以雙向傳送。
請按資料通路圖畫出「add（r1），（r2）+」指令的指令週期流程圖。該指令的含義是兩個數進行求和操作。其中源操作位址在暫存器r1中，目的運算元定址方式為自增型暫存器間接定址（先取位址後加1）。
解：「add （r1），（r2）+」指令是ss型指令，兩個運算元均在主存中。其中源運算元位址在r1中，所以是r1間接定址。
目的運算元位址在r2中，由r2間接定址，但r2的內容在取出運算元以後要加1進行修改。指令週期流程圖如圖
8. 下圖所示的處理機邏輯框圖中，有兩條獨立的匯流排和兩個獨立的存貯器。已知指令存貯器im最大容量為（字長18位），資料存貯器dm最大容量是（字長16位）。
設處理機指令格式為：
1710 90
加法指令可寫為「add x(r1)」。其功能是（ac0） + （（ri）+ x）→ac1，其中（（ri）+ x）部分通過定址方式指向資料存貯器，現取ri為r1。
（1） 請寫出下列各暫存器的位數：程式計數器pc； 指令暫存器ir；累加暫存器 ac0和ac1；通用暫存器r0—r3；指令儲存器的位址暫存器iar；指令儲存器的資料緩衝暫存器idr；資料儲存器的位址暫存器dar；資料儲存器的資料緩衝暫存器ddr。
（2） 試畫出add指令從取指令開始到執行結束的指令週期流程圖。
解：（1） pc=14位 ir=18位 ac0=ac1=16位 r0—r3=16位 iar=14位 idr=18位 dar=16位 ddr=16位
（2） 加法指令「add x（ri）」是一條隱含指令，其中乙個運算元來自ac0，另乙個運算元在資料存貯器中，位址由通用暫存器的內容（ri）加上指令格式中的x量值決定，可認為這是一種變址定址。指令週期流程圖如圖3。圖3
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