【案例匯入】 8421bcd碼→餘3碼轉換電路
以8421bcd碼（設為）為輸入，餘3碼為輸出（設為），列出真值表如表2.2.1所示：
查表可知，和所代表的二進位制數始終相差0011，即十進位制數「3」。8421bcd碼向餘3碼的轉換只需實現表示式：即可完成。
換言之，該轉換電路只需實現兩個四位二進位制數的加法運算即可。案例電路如圖所示：
電路選用的74ls283為一整合四位二進位制超前進製全加器，實現電路功能為，以此實現8421bcd碼→餘3碼的轉換。
在數字系統中進行兩個二進位制數之間的算術運算時，一般均可化為若干步加法運算來實現。能夠實現加法運算的電路稱為加法器，它是算術運算的基本單元電路。在數字訊號處理的訊號流圖中，三種基本運算就是加、乘與單位延遲。
加法器相對來說是乙個比較簡單的組合邏輯電路，它的應用也比較廣泛，如數字電子計算機的cpu主要是由運算器和控制器構成，其運算器的算數運算部分從本質上來講還是加法器。
【知識鏈結】
（一）半加器
將兩個1位二進位制數a和b相加，如果不考慮低位來的進製，則稱為半加。實現半加運算的電路稱為半加器。
按照二進位制加法運算規則可以列出半加器真值表，如表2.2.2所示。其中，s為本位和數，c為向高位送出的進製數。由真值表可直接寫出其邏輯表示式
2.2.1）
由式（2.2.1）可知，用乙個異或門和乙個與門便可以實現半加器，如圖2.2.2（a）所示。半加器的邏輯符號如圖2.2.2（b）所示。
圖2.2.2 半加器
（二）全加器
在實際使用中，將兩個多位二進位制相加時，除最低位外，其餘運算位都還要考慮來自低位的進製，這種運算稱為全加。實現全加的電路稱為全加器。全加器邏輯符號如圖2.
2.3所示，真值表如表2.2.
3所示。
表中cn－1為低位來的進製，an和bn分別為本位的被加數和加數，sn為本位的和，cn為向高一位的進製。
根據表2.2.3可寫出sn和cn的標準與或表示式：
2.2.2)
2.2.3)
由式(2.2.2)、(2.2.3)經過變換與化簡，可寫成：
2.2.4)
2.2.5)
全加器的邏輯圖可根據邏輯表示式畫出如圖2.2.4（a）所示。由邏輯圖可以看出全加器可以分解成兩個半加器和乙個或門，如圖2.2.4（b）所示。
（三）多位加法器
1．序列進製加法器
前述的半加器和全加器實現的僅是一位二進位制數的加法運算。
兩個多位二進位制數相加時每一位都是帶進製相加的，因此必須使用全加器。把四個1位全加器依次級聯起來便可構成4位序列進製加法器（或叫做行波進製加法器），如圖2.2.5所示。
這種加法器的最大缺點是運算速度慢。做一次加法運算需要經過4個全加器的傳輸延遲時間（從輸入加數到輸出狀態穩定建立起來所需要的時間）才能得到穩定可靠的運算結果，但考慮到序列進製加法器的邏輯電路結構比較簡單，因而在對運算速度要求不高的裝置中，這種加法器仍被廣泛應用。
2．超前進製加法器
為了提高運算速度，必須設法減小或消除由於進製訊號逐級傳遞所消耗的時間，人們又設計了一種多位超前進製加法器。超前進製加法器在做加法運算時，各位數的進製訊號由輸入的二進位制數直接產生。如c0可以表示成a0、b0和c-1的關係式，c1可以表示成a1、b1、a0、b1和c-1的關係式。
以此類推，c3的表示式見下式
也就是說，將每一位的進製都用輸入的二進位制數提前推導出來，設計電路時直接設計出來，進製訊號可隨著訊號的輸入而並行產生，而不必象序列進製加法器需逐級傳遞進製訊號，這就是構成超前進製加法器的基本思路。圖2.2.
6即為前述案例中選用的四位二進位制超前進製全加器74ls283的邏輯電路圖，圖2.2.7為其方框圖。
【擴充套件應用】利用四位全加器設計一般組合電路
在一般組合邏輯電路的設計中，如果實際需要產生的邏輯函式能化成輸入變數與輸入變數或者輸入變數與常量在數值上相加的形式，這時用加法器來設計此電路往往會非常簡單。
【例2.2.1】設計一判別電路，判斷任意四位二進位制數是否大於9。
解 該電路設計可選用四位二進位制超前進製全加器74ls283。
（1）設輸入的四位二進位制數為，輸出變數為f，當f=1時表明＞1001(即9)。
（2）列真值表，如表2.2.4所示。
（3）對應關係：令，，，，。
（4）分析電路功能特點，若＞1001，則+0110必有進製訊號，即f＝co=1。因此，應將接0110且接0。
（5）畫圖，如圖2.2.8所示。當＞1001時，f=1，否則f為0。實習此判別電路。
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