1引言隨著人們對通訊需求的不斷提高，要求訊號的傳輸和處理的速度越來越快.相應的高速pcb的應用也越來越廣，設計也越來越複雜.高速電路有兩個方面的含義：
一是頻率高，通常認為數位電路的頻率達到或是超過45mhz至50mhz，而且工作在這個頻率之上的電路已經佔到了整個系統的三分之一，就稱為高速電路.另外從訊號的上公升與下降時間考慮，當訊號的上公升時間小於6倍訊號傳輸延時時即認為訊號是高速訊號，此時考慮的與訊號的具體頻率
無關.2高速pcb設計的基本內容
高速電路設計在現代電路設計中所佔的比例越來越大，設計難度也越來越高，它的解決不僅需要高速器件，更需要設計者的智慧型和仔細的工作，必須認真研究分析具體情況，解決存在的高速電路問題.一般說來主要包括三方面的設計：訊號完整性設計、電磁相容設計、
電源完整性設計.
2.1訊號完整性(signal integrity)設計
訊號完整性是指訊號在訊號線上的質量.訊號具有良好的訊號完整性是指當在需要的時候，具有所必需達到的電壓電平數值.差的訊號完整性不是由某一因素導致的，而是由板級設計中多種因素共同引起的.
特別是在高速電路中，所使用的晶元的切換速度過快、端接元件布設不合理、電路的互聯不合理等都會引起訊號的完整性問題.具體主要包括串擾、反射、
過衝與下衝、振盪、訊號延遲等.
2.1.1串擾(crosstalk)
串擾是相鄰兩條訊號線之間的不必要的耦合，訊號線之間的互感和互容引起線上的雜訊.因此也就把它分為感性串擾和容性串擾，分別引發耦合電流和耦合電壓.當訊號的邊緣速率低於1ns時，串擾問題就應該考慮.
如果訊號線上有交變的訊號電流通過時，會產生交變的磁場，處於磁場中的相鄰的訊號線會感應出訊號電壓.一般pcb板層的引數、訊號線間距、驅動端和接收端的電氣特性及訊號線的端接方式對串擾都有一定的影響.在cadence的訊號**工具中可以同時對6條耦合訊號線進行串擾後**，可以設定的掃瞄引數有：
pcb的介電常數，介質的厚度，沉銅厚度，訊號線長度和寬度，訊號線的間距.**時還必須指定乙個受侵害的訊號線，也就是考察另外的訊號線對本條線路的干擾情況，激勵設定為常高或是常低，這樣就可以測到其他訊號線對本條訊號線的感應電壓的總和，從而可以得到滿足要求
的最小間距和最大並行長度.
2.1.2反射(reflection)
反射和我們所知道的光經過不連續的介質時都會有部分能量反射回來一樣，就是訊號在傳輸線上的回波.此時訊號功率沒有全部傳輸到負載處，有一部分被反射回來了.在高速的pcb中導線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發生了.
二者阻抗不匹配會引起反射，負載會將一部分電壓反射回源端.根據負載阻抗和源阻抗的關係大小不同，反射電壓可能為正，也可能為負.如果反射訊號很強，疊加在原訊號上，很可能改變邏輯狀態，導致接收資料錯誤.
如果在時鐘訊號上可能引起時鐘沿不單
調，進而引起誤觸發.一般佈線的幾何形狀、不正確的線端接、經過聯結器的傳輸及電源平面的不連續等因素均會導致此類反射.另外常有乙個輸出多個接收，這時不同的佈線策略產生的反射對每個接收端的影響也不相同，所以佈線策略也是影響反射的乙個不可忽視的因
素.2.1.3過衝(overshoot)和下衝(undershoot)
過衝是由於電路切換速度過快以及上面提到的反射所引起的訊號跳變，也就是訊號第乙個峰值超過了峰值或谷值的設定電壓.下衝是指下乙個谷值或峰值.過分的過衝能夠引起保護二極體工作，導致過早地失效，嚴重的還會損壞器件.
過分的下衝能夠引起假的時鐘或數
據錯誤.它們可以通過增加適當端接予以減少或消除.
2.1.4振盪(ringing)和環繞振盪(rounding)
振盪的現象是反覆出現過衝和下衝.訊號的振盪和環繞振盪由線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產生的，通常發生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂.振盪和環繞振盪同反射一樣也是由多種因素引起的，
振盪可以通過適當的端接或是改變pcb引數予以減小，但是不可能完全消除.在cadence的訊號**軟體中，將以上的訊號完整性問題都放在反射引數中去度量.在接收和驅動器件的ibis模型庫中，我們只需要設定不同的傳輸線阻抗引數、電阻值、訊號傳輸速率以及選擇微帶線還是帶狀線，就可以通過**工具直接計算出訊號的波形以及相應的資料，這樣就可以找出匹配的傳輸線阻抗值、電阻值、訊號傳輸速率，在對應的pcb軟體allegro中，就可以根據相對應的傳輸線阻抗值和訊號傳輸速率得到各層中相對應訊號線的寬度(需提前設好疊層的順序和各引數).
選擇電阻匹配的方式也有多種，包括源端端接和並行端接等，根據不同的電路選擇不同的方式.在佈線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優缺點，可以根據不同的電路**結果來確定具體的選擇
方式.2.1.5訊號延遲(delay)
電路中只能按照規定的時序接收資料，過長的訊號延遲可能導致時序和功能的混亂，在低速的系統中不會有問題，但是訊號邊緣速率加快，時鐘速率提高，訊號在器件之間的傳輸時間以及同步時間就會縮短.驅動過載、走線過長都會引起延時.必須在越來越短的時間預算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜.
由於傳輸線上的等效電容和電感都會對訊號的數字切換產生延遲，加上反射引起的振盪迴繞，使得資料訊號不能滿足接收端器件正確接收所需要的時間，從而導致接收錯誤.在cadence的訊號**軟體中，將訊號的延遲也放在反射的子引數中度量，有settledelay、switchdelay、propdelay.其中前兩個與ibis模型庫中的測試負載有關，這兩個引數可以通過驅動器件和接收器件的使用者手冊引數得到，可以將它們與**後的settledelay、switchdelay加以比較，如果在slow模式下得到的switchdelay都小於計算得到的值，並且在fast的模式下得到的switchdelay
的值都大於計算得到的值，就可以得出我們真正需要的兩個器件之間的時延範圍propdelay.在具體器件布放的時候，如果器件的位置不合適，在對應的時延表中那部分會顯示紅色，當把其位置調集成適後將會變成藍色，表示訊號在器件之間的延時已經滿足
propdelay規定的範圍了.
2.2電磁相容性(electro magnetic compatibility)設計
電磁相容包括電磁干擾和電磁忍受，也就是過量的電磁輻射以及對電磁輻射的敏感程度兩個方面.電磁干擾有傳導干擾和輻射干擾兩種.傳導干擾是指以電流的形式通過導電介質把乙個電網路上的訊號傳導到另乙個電網路，pcb中主要表現為地線雜訊和電源雜訊.
輻射干擾是指訊號以電磁波的形式輻射出去，從而影響到另乙個電網路.在高速pcb及系統設計中，高頻訊號線、晶元的引腳、接外掛程式等都可能成為具有天線特性的輻射干擾源.對emc的設計根據設計的重要性可以分為四個層次：
器件和pcb級設計，接地系統的設計，遮蔽系統設計以及濾波設計.其中的前兩個最為重要，器件和pcb級設計主要包括有源器件的選擇、電路板的層疊、布局佈線等.接地系統的設計主要包括接地方式、地阻抗控制、地環路和遮蔽層接地等.
在cadence的**工具中，電磁干擾的**引數可以設定在x、y、z三個方向上的距離、頻率的範圍、設計餘量、符合標準等.此**屬於後**，主要檢驗是否符合設計要求，因此，在做前期工作時，我們還需要按照電磁干擾的理論去設計，通常的做法是將控制電磁干擾的各項設計規則應用到設計的每個環節，實現在各個環節上的規則驅動和控
制.2.3電源完整性(power integrity)設計
在高速電路中，電源和地的完整性也是乙個非常重要的因素，因為電源的完整性和訊號的完整性是密切相關的.在大多數情況下，影響訊號畸變的主要原因是電源系統.如：
地**雜訊太大、去耦合電容設計不合適、多電源或地平面地分割不好、地層設計不合理、電流分配不均等都會帶來電源完整性方面的問題，引起訊號的畸變而影響到訊號的完整性.解決的主要思路有確定電源分配系統，將大尺寸電路板分割成幾塊小尺寸板，根據地平面**雜訊(ground bounce)(簡稱地彈)確定去耦電容，以及著眼於整個pcb板考慮等幾個方面.在電路中有大的電流湧動時會引起地彈，如大量晶元的輸出同時開啟時，將有乙個較大的瞬態電流在晶元與板的電源平面流過，晶元封裝與電源平面的電感和電阻會引發電源雜訊，這樣會在真正的地平面上產生電壓的波動和變化，這種雜訊會影響其它元器件的動作.
設計中減小負載電容、增大負載電阻、減小地電感、減少器件同時開關的數目均可以減少地彈.由於地電平面分割，例如地層被分割為數字地、模擬地、遮蔽地等，當數碼訊號走到模擬地線區域時，就會產生地平面回流雜訊.同時根據選用的器件不同，電源層也可能會被分割為幾種不同電壓層，此時地彈和回流雜訊更需特別關注.
在電源完整性的設計中電源分配系統和去耦電容的選擇很重要.一般使得電源系統(電源和地平面)之間的阻抗越低越好.可以通過規定最大的電壓和電流變化範圍來確定我們希望達到的目標阻抗，然後通過調整電路中的相關因素使電源系統各部分的阻抗與目標阻抗逼近.
對於去耦電容，必須考慮電容的寄生引數，定量的計算出去耦電容的個數以及每個電容的容值和具體放置位置，盡量做到電容乙個不多，乙個不少.在cadence**工具中，將接地**稱為同步開關雜訊(simultaneousswitch noise)。在**時將電源間的寄生電感、電容和電阻，以及器件封裝的寄生電感、電容和電阻都做考慮，結果比較符合實際情況.
還可以根據系統使用的電路型別與工作頻率，設定好期望的相關指標引數後，計算出合適的電容大小以及最佳的布放位置，設計具有低阻
抗的接地迴路來解決電源完整性問題。
3高速pcb的設計方法3.1傳統的設計方法
如圖1是傳統的設計方法，在最後測試之前，沒有做任何的處理，基本都是依靠設計者的經驗來完成的.在對樣機測試檢驗時才可以查詢到問題，確定問題原因.為了解決問題，很可能又要從頭開始設計一遍.
無論是從開發周期還是開發成本上看，這種主要依賴設計者經驗的方法不能滿足現代產品開發的要求，更不能適應現代高速電路高複雜性的設計.所以必
須借助先進的設計工具來定性、定量的分析，控制設計流程.
3.2 cadence設計方法
現在越來越多的高速設計是採用一種有利於加快開發周期的更有效的方法.先是建立一套滿足設計效能指標的物理設計規則，通過這些規則來限制pcb布局佈線.在器件安裝之前，先進行**設計.
在這種虛擬測試中，設計者可以對比設計指標來評估效能.而這些關鍵的前提因素是要建立一套針對性能指標的物理設計規則，而規則的基礎又是建立在基於模型的**分析和準確**電氣特性之上的，所以不同階段的**分析顯得非常重要.cadence軟體針對高速pcb的設計開發了自己的設計流程，如圖2它的主要思想是用好的**分析設計來預防問題的發生，盡量在pcb製作前解決一切可能發生的問題.
與左邊傳統的設計流程相比，最主要的差別是在流程中增加了控制節點，可以有效地控制設計流程.它將原理圖設計、pcb布局佈線和高速**分析整合於一體，可以解決在設計中各個環節存在的與電氣效能相關的問題.通過對時序、信噪、串擾、電源結構和電磁相容等多方面的因素進行分析，可以在布
局佈線之前對系統的訊號完整性、電源完整性、電磁干擾等問
題作最優的設計.
圖1傳統高速設計流
程圖2cadence高速設
計流程4結語
高速pcb設計是乙個很複雜的系統工程，只有借助於那些不僅能計算設計中用到的每個元器件的物理特性和電氣特性的影響及其相互作用，還必須能從設計的pcb中自動提取和建
立模型，並且具有提供對實際設計操作產生動態特性描述的**器等強大功能的eda軟體工具，才能更全面地解決以上訊號完整性、電磁干擾、電源完整性等問題.在具體設計過程中，在橫向上要求各部分的設計人員通力合作，在縱向上要求設計的各個階段綜合考慮，把設計和**貫穿於整個設計過程，實現過程的可控性，具體指標的量化.只有這樣才能做到高效
的設計.
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