（1）掌握組合邏輯電路的分析方法與設計方法。
（2）掌握利用二進位制解碼器和資料選擇器進行邏輯設計的方法。
（3）理解加法器、編碼器、解碼器等中規模積體電路的工作原理和邏輯功能。
（4）了解加法器、編碼器、解碼器等中規模積體電路的使用方法。
本章重點：
（1）組合邏輯電路的分析與設計。
（2）加法器、編碼器、解碼器等的工作原理和邏輯功能。
（3）利用二進位制解碼器和資料選擇器進行組合邏輯電路設計。
本章難點：
（1）組合邏輯電路的分析與設計。
（2）加法器、編碼器、解碼器電路分析。
（3）利用二進位制解碼器和資料選擇器進行組合邏輯電路設計。
本章考點：
（1）由閘電路組成的組合邏輯電路的分析與設計。
（2）由二進位制解碼器組成的組合邏輯電路的分析與設計。
（3）由資料選擇器組成的組合邏輯電路的分析與設計。
（4）加法器、編碼器、解碼器等組合邏輯電路的分析與設計。
組合邏輯電路由若干個基本閘電路組合而成，其在任何時刻的穩定輸出只決定於同一時刻各輸入變數的取值，與電路以前的狀態無關。
組合邏輯電路的分析是根據給定的邏輯圖，確定該電路的邏輯功能。分析的大致步驟是：由邏輯圖寫邏輯表示式→邏輯表示式化簡和變換→列真值表→分析邏輯功能。
組合邏輯電路的設計是根據給定的邏輯功能，畫出實現該功能的邏輯圖。設計的大致步驟是：由邏輯問題列真值表→寫邏輯表示式→邏輯表示式化簡和變換→畫邏輯圖。
列真值表是組合邏輯電路設計的關鍵。設計者必須對問題進行全面分析，弄清楚什麼作為輸入變數，什麼作為輸出函式，以及它們之間的相互關係，採用窮舉法列出變數可能出現的所有情況，並用0、1表示輸入變數和輸出函式的相應狀態，才能正確地列出真值表。
在組合邏輯電路中，當輸入訊號的狀態改變時，輸出端可能會出現不正常的干擾訊號，使電路產生錯誤的輸出，這種現象稱為競爭冒險。產生競爭冒險的原因主要是閘電路的延遲。發現競爭冒險的方法是：
如果卡諾圖中乘積項的圈之間有相鄰但不相交的情況，則有競爭冒險存在。消除競爭冒險的方法之一是在函式中增加乙個乘積項，把卡諾圖中兩個相鄰但不相交的圈連線在一起。
能實現二進位制加法運算的邏輯電路稱為加法器。
（1）半加器：能對兩個1位二進位制數相加而求得和及進製的邏輯電路稱為半加器。半加器的真值表如表8.1所示，邏輯表示式為：
表8.1 半加器的真值表
邏輯圖和邏輯符號如圖8.1所示。
（a）半加器的邏輯圖b）半加器的邏輯符號
圖8.1 半加器的邏輯圖和邏輯符號
（2）全加器：能對兩個1位二進位制數相加並考慮低位來的進製，即相當於3個1位二進位制數相加，求得和及進製的邏輯電路稱為全加器。全加器的真值表如表8.2所示，邏輯表示式為：
表8.2 全加器的真值表
邏輯圖和邏輯符號如圖8.2所示。
（a）全加器的邏輯圖b）全加器的邏輯符號
圖8.2 全加器的邏輯圖和邏輯符號
把個全加器串聯起來，低位全加器的進製輸出，連線到相鄰的高位全加器的進製輸入，便構成了位的序列進製加法器。
用來完成兩個二進位制數大小比較的邏輯電路稱為數值比較器。一位數值比較器的真值表如表8.3所示，邏輯表示式為：
邏輯圖如圖8.3所示。
表8.3 一位數值比較器的真值表
圖8.3 一位數值比較器的邏輯圖
將某種訊號編成二進位制數碼的邏輯電路稱為編碼器。
用位二進位制**來表示個訊號的電路稱為二進位制編碼器。3位二進位制編碼器是把8個輸入訊號i0～i7編成對應的3位二進位制**輸出，稱為8/3線編碼器。分別用000～111表示i0～i7，真值表如表8.
4所示，邏輯表示式為：
表8.4 3位二進位制編碼器的編碼表
邏輯圖如圖8.4所示。
圖8.4 3位二進位制編碼器的邏輯圖
將十進位制的10個數碼0～9編成二進位制**的邏輯電路稱為二-十進位制編碼器，用於把10個輸入訊號i0～i9（代表十進位制的10個數碼0～9）編成對應的4位二進位制**輸出，稱為10/4線編碼器。常用的8421碼編碼器的真值表如表8.5所示，邏輯表示式為：
表8.5 8421碼編碼器的真值表
邏輯圖如圖8.5所示。
圖8.5 8421碼編碼器的邏輯圖
能根據輸入訊號的優先級別進行編碼的電路稱為優先編碼器。3位二進位制優先編碼器的輸入是8個要進行優先編碼的訊號i0～i7，設i7的優先級別最高，i6次之，依此類推，i0最低，並分別用000～111表示i0～i7，真值表即優先編碼表如表8.6所示，邏輯表示式為：
表8.6 3位二進位制優先編碼表
邏輯圖如圖8.6所示。
圖8.6 3位二進位制優先編碼器
將輸入的二進位制**翻譯成輸出訊號以表示其原來含義的邏輯電路稱為解碼器。
二進位制解碼器將輸入的個二進位制**翻譯成個訊號輸出，又稱為變數解碼器。3位二進位制解碼器**輸入的是3位二進位制**a2a1a0，輸出是8個解碼訊號y0～y7，真值表如表8.7所示，邏輯表示式為：
表8.7 3位二進位制解碼器的真值表
邏輯圖如圖8.7所示。
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