一、(8分)填空和選擇填空(每空1分)
1.函式式寫成最大項之積的形式為 m1·m7 。
2.函式式化成最簡與或式為 bc+ac+cb 。
3.在下列閘電路中,輸出端不可以併聯使用的是 d 。
a.集電極開路門b.三態門
c.cmos傳輸門d.具有推挽式輸出結構的ttl閘電路
4.某ttl閘電路的輸入短路電流is=1.4ma,高電平輸入漏電流ir=0.02ma,最大灌電流iolmax=15 ma,最大拉電流iohmax=0.
4ma,其扇出係數no= 10 。
5.電路如圖1所示,g1為ttl三態門,g2為ttl與非門,c=1。若b端懸空,則萬用表的讀數近似為 1.4 v;若b端改接至0.
3v,則萬用表的讀數近似為 0.3 v。
圖16.逐次逼近型a/d轉換器屬直接型 (直接型,間接型)a/d轉換器。
7.需要 8 片1k×4bit 的ram儲存器才能擴充套件成4k×8bit的儲存器。
二、(8分)圖2所示電路由同步十六進製制計數器74ls161、四位加法器74ls283和與非門組成,c0為來自低位的進製訊號,回答下面問題:
1.74ls161和與非門構成多少進製計數器?
2.按著qdqcqbqa的順序,74ls161輸出是什麼編碼?
3.若要求從s4s3s2s1輸出為bcd8421碼,則b4b3b2b1及c0應如何連線?
圖2解:
1.10進製 (0011→1100)
2.餘三碼
3.b4b3b2b1及c0 接1101和0或1100和1
三、(6分)由一片8位二進位制加法計數器和一片8位d/a轉換器構成的電路如圖3所示。設cp的頻率為1khz;計數器為非同步清零方式;d/a轉換器的最大輸出電壓為5.1v。
回答下面問題:
1.計數器是多少進製計數器?
2.計算輸出訊號y的最大輸出電壓值和週期。
圖3解:
1.196進製
2.四、(6分)用rom實現的計算,其中x、y均為兩位二進位制數,z為多位二進位制數,列出真值表,完成圖4中陣列圖的繪製。
圖4解:
五、(4分)用圖5中的74ls138解碼器作位址解碼器,位址訊號為a7~a0,a7為最高位,要求8位位址為c0h~c7h時,解碼器依次輸出有效訊號,則解碼器的輸入應如何連線?連線時可以使用必要的邏輯門,品種不限。
圖5解:
六、(14分)電路如圖6所示,電容c=0.0022μf。試求:
1.如果想使555定時器輸出頻率為50khz,占空比為60%的矩形波,則電阻ra和rb的電阻值分別為多大?
2.說明對cp幾分頻?
3.初始時,畫出在cp作用下、、、的波形;根據波形,說明該電路的功能?
圖6(a)
圖6(b)
七、(12分)多功能組合邏輯電路如圖7所示,ab為控制輸入,cd為兩位二進位制數輸入,y2y1為輸出。當ab=00時,對cd做加1運算;當ab=01時,對cd做減1運算;當ab=10時,對cd做加0運算;當ab=11時,為禁止狀態。回答下面問題:
1.列真值表,分別寫出y1和y2的邏輯表示式,並指出約束條件是什麼?
2.試用兩片8選1資料選擇器74ls151和必要的非門實現該電路。
圖7八、(12分)閱讀程式,並回答下列問題。
1.根據下面一段verilog hdl語言的描述,說明所描述電路的邏輯功能。
module digl(w,y,z);
input [3:0] w;
output reg [1:0] y;
output reg z;
always @(w)
begin
z=1;
ca***(w)
4'b1***: y=3;
4'b01xx: y=2;
4'b001x: y=1;
4'b0001: y=0;
default: begin
z=0;
y=2'bx;
end endcase
endendmodule
2.根據下面一段verilog hdl語言的描述,說明所描述電路的邏輯功能,並畫出相應的邏輯電路圖。
module dig2(q2,d,clk);
input clk,d;
output q2;
reg q2,q1,q0;
always @(posedge clk)
begin
q2<=q1;
q1<=q0;
q0<=d;
endendmodule
3.在題2電路的基礎上,新增適當的邏輯門,設計乙個序列脈衝發生器,使之在clk訊號作用下,在q2端迴圈地產生***這樣一組8位序列脈衝,要求給出設計過程,並畫出該序列脈衝發生器完整的邏輯電路圖。
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