1 、ic的電源處理
1.1)保證每個ic的電源pin都有乙個0.1uf的去耦電容，對於bga chip，要求在bga的四角分別有0.
1uf、0.01uf的電容共8個。對走線的電源尤其要注意加濾波電容，如vtt等。
這不僅對穩定性有影響，對emi也有很大的影響。
2 時鐘線的處理
2.1)建議先走時鐘線。
2.2)頻率大於等於66m的時鐘線，每條過孔數不要超過2個，平均不得超過1.5個。
2.3)頻率小於66m的時鐘線，每條過孔數不要超過3個，平均不得超過2.5個
2.4)長度超過12inch的時鐘線，如果頻率大於20m，過孔數不得超過2個。
2.5)如果時鐘線有過孔，在過孔的相鄰位置，在第二層（地層）和第三層（電源層）之間加乙個旁路電容、如圖2.5-1所示，以確保時鐘線換層後，參考層（相鄰層）的高頻電流的迴路連續。
旁路電容所在的電源層必須是過孔穿過的電源層，並盡可能地靠近過孔，旁路電容與過孔的間距最大不超過300mil。圖2.5-1過孔處的旁路電容
2.6)所有時鐘線原則上不可以穿島。下面列舉了穿島的四種情形。
2.6.1) 跨島出現在電源島與電源島之間。此時時鐘線在第四層的背面走線，第三層(電源層)有兩個電源島，且第四層的走線必須跨過這兩個島，如圖2.6-1所示。
2.6.2) 跨島出現在電源島與地島之間。
此時時鐘線在第四層的背面走線，第三層(電源層)的乙個電源島中間有一塊地島，且第四層的走線必須跨過這兩個島。如圖2.6-2所示。
2.6.3) 跨島出現在地島與地層之間。此時時鐘線在第一層走線，第二層(地層)的中間有一塊地島，且第一層的走線必須跨過地島，相當於地線被中斷。如圖2.6-3所示。
2.6.4) 時鐘線下面沒有鋪銅。
若條件限制實在做不到不穿島，保證頻率大於等於66m的時鐘線不穿島，頻率小於66m的時鐘線若穿島，必須加乙個去耦電容形成映象通路。以圖6.1為例，在兩個電源島之間並靠近跨島的時鐘線，放置乙個0.
1uf的電容。
2.7)當面臨兩個過孔和一次穿島的取捨時，選一次穿島。
2.8)時鐘線要遠離i/o一側板邊500mil以上，並且不要和i/o線並行走，若實在做不到，時鐘線與i/o口線間距要大於50mil。
2.9)時鐘線走在第四層時，時鐘線的參考層（電源平面）應盡量為時鐘供電的那個電源面上，以其他電源面為參考的時鐘越少越好，另外，頻率大於等於66m的時鐘線參考電源面必須為3.3v電源平面。
2.10)時鐘線打線時線間距要大於25mil。
2.11)時鐘線打線時進去的線和出去的線應該盡量遠。盡量避免類似圖a和圖c所示的打線方式，採用類似圖b和圖d的打線方式，若時鐘線需換層，避免採用圖e的打線方式，採用圖f的打線方式。
2.12) 時鐘線連線bga等器件時，若時鐘線換層，盡量避免採用圖g的走線形式,過孔不要在bga下面走,最好採用圖h的走線形式。
2.13) 注意各個時鐘訊號，不要忽略任何乙個時鐘，包括audio codec的ac_bitclk，尤其注意的是fs3-fs0,雖然說從名稱上看不是時鐘，但實際上跑的是時鐘，要加以注意。
2.14) clock chip上拉下拉電阻盡量靠近clock chip。
3. i/o口的處理
3.1) 各i/o口包括ps/2、usb、lpt、com、speak out、 game分成一塊地，最左與最右與數字地相連，寬度不小於200mil或三個過孔，其他地方不要與數字地相連。
3．2）若com2口是插針式的，盡可能靠近i/o地。
3．3）i/o電路emi器件盡量靠近i/o shield。
3．4） i/o口處電源層與地層單獨划島，且bottom和top層都要鋪地，不許訊號穿島（訊號線直接拉出port，不在i/o port中長距離走線）。圖3.1給出了i/o口處理的參考示意圖。
4. 幾點說明
ａ．對emi設計規範，設計工程師要嚴格遵守，emi工程師有檢查的權力，違背emi設計規範而導至emi測試fail，責任由設計工程師承擔。
ｂ．emi工程師對設計規範負責，對嚴格遵守emi設計規範，但仍然emi測試fail，emi工程師有責任給出解決方案，並總結到emi設計規範中來。
ｃ．emi工程師對每乙個外設口的emi測試負有責任，不可漏測。
ｄ．每個設計工程師有對該設計規範作修改的建議權和質疑的權力。emi工程師有責任回答質疑，對工程師的建議通過實驗後證實後加入設計規範。
ｅ．emi工程師有責任降低emi設計的成本，減少磁珠的使用個數。
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