布局前的準備:
1 檢視捕捉點(grid)設定是否正確.08工藝為0.1,06工藝為0.05,05工藝為0.025.
2 cell名稱不能以數字開頭.否則無法做dracula檢查
3 布局前考慮好出pin的方向和位置
4 布局前分析電路，完成同一功能的mos管畫在一起
5 對兩層金屬走向預先訂好。乙個圖中柵的走向盡量一致，不要有橫有豎。
6 對pin分類,vdd,vddx注意不要混淆,不同電位(襯底接不同電壓)的n井分開.混合訊號的電路尤其注意這點.
7 在正確的路徑下(一般是進到~/opus)開啟icfb.
8 更改cell時檢視路徑,一定要在正確的library下更改,以防copy過來的cell是在其他的library下,被改錯.
9 將不同電位的n井找出來.
布局時注意:
11 完成每個cell後要歸原點
12 device的個數是否和原理圖一至(有併聯的管子時注意)；各device的尺寸是否和原理圖一至。一般在拿到原理圖之後，會對布局有大概的規劃，先畫device，(divece之間不必用最小間距,根據經驗考慮連線空間留出空隙)再連線。畫device後從extracted中看引數檢驗對錯。
對每個device器件的各端從什麼方向,什麼位置與其他物體連線必須先有考慮(與經驗及floorplan的水平有關)
13 如果乙個cell呼叫其它cell，被呼叫的cell的vssx,vddx,vssb,vddb如果沒有和外層cell連起來，要打上pin,否則通不過diva檢查.盡量在布局低層cell時就連起來
14 盡量用最上層金屬接出pin。
15 接出去的線拉到cell邊緣,布局時記得留出走線空間.
16 金屬連線不宜過長； pt/r7nu
17 電容一般最後畫，在空檔處拼湊。
18 小尺寸的mos管孔可以少打一點.
19 label標識元件時不要用y0層，mapfile不認。
20 管子的溝道上盡量不要走線;m2的影響比m1小.
21 電容上下級板的電壓注意要均勻分布；電容的長寬不宜相差過大。可以多個電阻併聯.
22 多晶矽柵不能兩端都打孔連線金屬。
23 柵上的孔最好打在柵的中間位置.
24 u形的mos管用整片方形的柵覆蓋diff層,不要用layer generation的方法生成u形柵.
25 一般打孔最少打兩個
26 contact面積允許的情況下,能打越多越好,尤其是input/output部分,因為電流較大.但如果contact阻值遠大於diffusion則不適用.傳導線越寬越好,因為可以減少電阻值,但也增加了電容值.
27 薄氧化層是否有對應的植入層
28 金屬連線孔可以嵌
29 兩段金屬連線處重疊的地方注意金屬線最小寬度
30 連線接頭處一定要重疊，畫的時候將該區域放大可避免此錯誤。 t b i ]0r6e4}
31 擺放各個小cell時注意不要擠得太近，沒有留出走線空間。最後線只能從device上跨過去。
32 text2,y0層只是用來做檢查或標誌用,不用於光刻製造33 晶元內部的電源線/地線和esd上的電源線/地線分開接;數模訊號的電源線/地線分開。
34 pad的pass視窗的尺寸畫成整數90um.
35 連線esd電路的線不能斷，如果改變走向不要換金屬層
36 esd電路中無vddx,vssx,是vddb,vssb.
37 pad和esd最好使用m1連線，寬度不小於20um;使用m2連線時,pad上不用打via孔,在esd電路上打。
38 pad與晶元內部cell的連線要從esd電路上接過去。
39 esd電路的source放兩邊，drain放中間。
40 esd的d端的孔到poly的間距為4,s端到poly的間距為^+0.2.防止大電流從d端進來時影響polyy
41 esd的pmos管與其他esd或power的nmos管至少相距70um以上。
42 大尺寸的pmos/nmos與其他nmos/pmos(非powermos和esd)的間距不夠70um時,但最好不要小於50um,中間加nwell,打上ntap.
43 nwell和ptap的隔離效果有什麼不同?nwell較深,效果較好.
44 只有esd電路中的管子才可以用2*2um的孔.怎麼判斷esd電路？上拉p管的d/g均接vdd,s接pad;下拉n管的g/s接vss,d接pad.p/n管起二極體的作用.
45 擺放esd時nmos擺在最外緣,pmos在內
46 關於匹配電路，放大電路不需要和下面的電流源匹配。什麼是匹配？使需要匹配的管子所處的光刻環境一樣。
匹配分為橫向，縱向，和中心匹配。1221為縱向匹配，12為中心匹配（把上方1轉到下方1時，上方2也達到下方2位置）21中心匹配最佳。
47 尺寸非常小的匹配管子對匹配畫法要求不嚴格.4個以上的匹配管子,區域性和整體都匹配的匹配方式最佳.中國電子頂級開發網4o f
48 在匹配電路的mos管左右畫上dummy,用poly,poly的尺寸與管子尺寸一樣,dummy與相鄰的第乙個poly gate的間距等於poly gate之間的間距.
49 電阻的匹配，例如1，2兩電阻需要匹配，仍是1221等方法。電阻dummy兩頭接地
50 via不要打在電阻體,電容(poly)邊緣上面.
51 05工藝中resistor層只是做檢查用中國電子頂級開發網
52 電阻連線處孔越多,各個via孔的電阻是併聯關係,孔形成的電阻變小.
53 電阻的dummy是保證處於邊緣的電阻與其他電阻蝕刻環境一樣.
54 電容的匹配，值，接線，位置的匹配。
55 電阻連線fuse的pad的連線要稍寬,因為通過的電流較大.fuse的容絲用最上層金屬.
56 關於powermos
① powermos一般接pin，要用足夠寬的金屬線接，
g l,v y4@ {(n d
② 幾種縮小面積的畫法。
③ 柵的間距？無要求。柵的長度不能超過100um
57 power mos要考慮瞬時大電流通過的情況,保證電流到達各處的路徑的電阻相差不大.(適應所有存在大電流通過的情況).
58 金屬層dummy要和金屬走向一致，即如果m2橫走，m2的dummy也是橫走向
59 低層cell的pin,label等要整齊,and不要刪掉以備後用.
60 匹配電路的柵如果橫走，之間連線用的金屬線會是豎走，用金屬一層，和規定的金屬走向一致。
61 不同寬度金屬連線的影響？整個layout面積較大時影響可忽略.asicy*y
62 輸出端節電容要小.多個管子併聯,有一端是輸出時注意做到這點.
63 做dracula檢查時,如果先執行drc,drc檢查沒有完畢時做了lvs檢查,那麼drc檢查的每一步會比lvs檢查的每一步快;反之,lvs會比drc快.
64 最終dracula通過之後在layout圖中空隙處加上ptap,先用thin-oxid將空隙處填滿,再打上孔,金屬寬度不要超過10,即一行最多8個孔(06工藝)
65 為防止訊號串擾,在兩電路間加上ptap,此ptap單獨連線vss pad.
66 金屬上走過的電壓很大時,為避免尖角放電,拐角處用斜角,不能走90度度的直角.
67 如果w=20,可畫成兩個w=10mos管併聯
68 併聯的管子共用端為s端,或d端;串聯的管子共用端為s/d端.出錯檢查:
69 device的各端是否都有連線；連線是否正確；:
70 完成布局檢查時要檢視每個接線的地方是否都有連線，特別注意vssx，vddx
71 查綫時用shots將線高亮顯示，便於找出可以合併或是縮短距離的金屬線。
72 多個電阻（大於兩根）打上dummy。保證每根電阻在光刻時所處的環境一樣，最外面的電阻的npim層要超出epoly2 0.55 um，即兩根電阻間距的一半。
73 無關的mos管的thin要斷開，不要連在一起
74 併聯的管子注意漏源合併，不要連錯線。乙個管子的源端也是另乙個管子的源端
75 做drac檢查時最上層的pin的名稱用text2標識。text2的名稱要和該pin的名稱一樣.
76 大cell不要做diva檢查,用dracule.
77 text2層要打在最頂層cell裡.如果打在pad上,於最頂層呼叫此pad,dracula無法認出此pin.
78 消除電阻dummy的lvs報錯，把nimp和rpdummy層移出最邊緣的電阻，不要覆蓋dummy
79 06工藝中m1最小寬度0.8,如果用0.8的m1拐線,雖然diva的drc不報錯,但dracule的drc會在拐角處報錯.要在拐角處加寬金屬線.
80 最後dracula的lvs通過,但是drc沒有過,每次改正drc錯誤前可把layout圖存成layout1,再改正.以免改錯影響lvs不通過,舊版圖也被儲存下來了.
81 cell中間的連線盡量在低層cell中連完,不要放在高層cell中連,特別不要在最高層cell中連,因為最高層cell的布局經常會改動,走線容易因為cell的移動變得混亂.
82 dracula的drc無法檢查出pad必須滿足pad到與pad無關的物體間距為10這一規則.
83 做dracula檢查時開兩個視窗,乙個用於lvs,乙個用於drc.可同時進行,節省時間.
84 電阻忘記加dummy;
85 使用ns功能後沒有復原(選取as),之後又進行整圖移動操作,結果被ns的元件沒有移動,圖形被破壞.
86 使用strech功能時錯選.每次操作時注意看圖左下角提示.
87 op電路中輸入放大端的管子的襯底不接vddb/vddx.;
88 是否按下capslock鍵後沒有還原就操作
節省面積的途徑
89 電源線下面可以畫有器件.節省面積.
90 電阻上面可以走線，畫電阻的區域可以充分利用。
91 電阻的長度畫越長越省面積。
92 走線時金屬線寬走最小可以節省面積.並不需要走孔的寬度.
93 做新版本的layout圖時，舊圖儲存，不要改動或刪除。減小面積時如果低層cell的線有與外層cell相連，可以從更改連線入手，減小走線面積。
94 版圖中面積被device，device的間隔和走線空間分割。減小面積一般從走線空間入手，更改floorplan。
有自己總結的，也有很多同事從除錯記錄中摘抄出來的經典，更有自己從網上資源中與不認識的好友交流中得知並驗證的，在這裡希望也能夠和大家討論！也希望這個板塊不要辦成單純的資源板塊，希望多一點技術流上的討論。因為asic的很多知識其實**於實際工作中的經驗和無數次的失敗！
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