第31卷第1期2012年1月
實驗室研究與探索
v0【l3ln01
jan.2012
基於fpga的邏輯分析儀sopc設計
倪德克(西安郵電學院電子工程學院,陝西西安710121)
摘要:採用sopc方法設計了邏輯分析儀,分析了系統中各組成部分的工作原理重點闡述了利用
,fpga片內pll的時鐘分相取樣法,將系統取樣率提高到該設計成本較低,可以滿足一般
數位電路的除錯,具有很好的實用價值。
關鍵詞:邏輯分析儀中圖分類號:tm 935
文獻標誌碼:a
文章編號
ni de—ke..
0 引言
邏輯分析儀是一種重要的資料域測試儀器,可以檢測數位電路工作時的邏輯電平,適用於使用者對電路進行時序分析、軟硬體聯調等工作。根據硬體設計上的差異,目前邏輯分析儀主要分為獨立式邏輯分析儀和虛擬式邏輯分析儀一。前者的取樣率、儲存深度等都比較高,但其**昂貴,應用範圍受到較大限制;後者成本低廉,與pc機的軟體配合使用,受到很多電子設計人員的歡迎,但其取樣率一般低於適用於工作頻率20 mhz以下數位電路。
本文提出了一種邏輯分析儀的可程式設計片上系統
設計方法,以
1kbit/路,適用於工作頻率80 mhz以下數位電路。其設計過程是:使用vhdl語言描述資料採集與儲存模組、觸發條件設定與識別模組、按鍵控制模組、vga
顯示模組,硬體電路實現資料的高速採集、儲存、顯示;使用sopc技術,新增niosh軟核處理器,在nios ii
ide軟體中利用c語言的設計靈活性,通過nios11軟核進行資料的分析與處理,轉換為直觀的影象資料,最後通過vga方式進行顯示 。這種設計方法既提高
了資料取樣率,資料處理上又充分發揮了c語言設計靈活性特點,硬體成本低,具有很好的實用價值。
1 邏輯分析儀的sopc系統設計
邏輯分析儀的sopc設計原理框圖如圖1所不,
ahera公司的ep2c8q208型號fpga為硬體平台,結
主要包括按鍵控制模組、觸發條件設定與識別模組、資料採集與儲存模組、niosii軟核設計、vga顯示模組等。
合片內pll,採用分相時鐘取樣的方法,實現了最高400msa/s的取樣率,取樣通道為16路,儲存深度為
收稿日期
使用控制按鍵可以設定觸發條件,當待採集資料
符合觸發條件時,產生觸發有效訊號,對資料進行採集與儲存,當達到儲存深度時,停止資料採集與儲存;儲存的資料通過niosⅱ軟核讀取到外部儲存器當中,使用c語言將採集資料處理成
**專案:西安郵電學院中青年教師科研**專案(101 ̄435)
作者簡介:倪德克(1977一),男,河南南陽人,碩士,講師,主要研究方向為電子電路設計、數字訊號處理。
第1期倪德克:基於fpga的邏輯分析儀sopc設計
45為了保證測試精度,實際使用時至少以被測訊號頻率
參考文獻
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的5倍取樣,即被測訊號頻率最高頻率為80 mhz。
經實際驗證,本設計硬體電路工作正常,採集資料
準為確.vga顯示波形正確。圖8為系統以400 msa/s的取樣率採集50 mhz資料時的工作情況,16路觸發資料為
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(上接第14頁)
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