現代電子技術
綜合實訓
實訓報告
專業:電子資訊工程
班級:三班
姓名:鄧斌(081031317)
沈宇恆(081031324)
程天顥 (081031331)
實訓時間:2011.11-2011.12
實訓地點:a-409
指導教師:李文英
通過a/d晶元採集正弦波訊號
1. 概述
2. 晶元簡介
3. 工作原理
4. 要求
5. 實驗方案
6. 設計
(1) 硬體設計
(2) 軟體設計
7. 除錯結論
8. 所得收穫及感想
一. 概述
tlc549是美國德州儀器公司生產的8位序列a/d轉換器晶元,可與通用微處理器、控制器通過clk、cs、data out三條口線進行序列介面。具有4mhz片內系統時鐘和軟、硬體控制電路,轉換時間最長17μs, tlc549為40 000次/s。總失調誤差最大為±0.
5lsb,典型功耗值為6mw。採用差分參考電壓高阻輸入,抗干擾,可按比例量程校準轉換範圍,vref-接地,vref+-vref-≥1v,可用於較小訊號的取樣。
二. 晶元簡介
2.1tlc549的內部框圖和管腳名稱
tlc549的內部框圖和引腳名稱如圖1所示。
2.2 極限引數
tlc549的極限引數如下:
●電源電壓:6.5v;
●輸入電壓範圍:0.3v~vcc+0.3v;
●輸出電壓範圍:0.3v~vcc+0.3v;
●峰值輸入電流(任一輸入端):±10ma;
●總峰值輸入電流(所有輸入端):±30ma;
●工作溫度: tlc549c:0℃~70℃
tlc549i:-40℃~85℃
tlc549m:-55℃~125℃
三. 工作原理
tlc549均有片內系統時鐘,該時鐘與i/o clock是獨立工作的,無須特殊的速度或相位匹配。其工作時序如圖2所示。
當cs為高時,資料輸出(data out)端處於高阻狀態,此時i/o clock不起作用。這種cs控制作用允許在同時使用多片tlc549時,共用i/o clock,以減少多路(片)a/d並用時的i/o控制埠。
四. 要求
1. 採集5v,0v,2.5v電壓值。
2. 採集正弦波波形,並儲存。
3. 用excel做**。
五. 實驗方案
(1)將cs置低。內部電路在測得cs下降沿后,再等待兩個內部時鐘上公升沿和乙個下降沿后約(1.4us),然後確認這一變化後,在接下來的8個時鐘週期輸出上一次轉化好的資料,
高位在前,低位在後。在每個時鐘週期的下降沿移出資料。
(2) 前四個i/o clock週期的下降沿依次移出第1、2、3和第4個位(d7、d6、d5、d4),片上取樣保持電路在第4個i/o clock下降沿開始取樣模擬輸入。
(3)接下來的4個i/o clock週期的下降沿移出第5、6、7、8(d3、d2、d1、d0)個轉換位。
(4)在第八個時鐘週期的下降沿到達後。在過4個內部時鐘週期後,然後開始進行32個內部時鐘週期的a/d轉換。應此。
第8個i/o clock後,cs必須為高,或i/o clock保持低電平,這種狀態需要維持36個內部系統時鐘週期以等待保持和轉換工作的完成。如果cs為低時i/o clock上出現乙個有效干擾脈衝,則微處理器/控制器將與器件的i/o時序失去同步;若cs為高時出現一次有效低電平,則將使引腳重新初始化,從而脫離原轉換過程。
在36個內部系統時鐘週期結束之前,實施步驟(1)-(4),可重新啟動一次新的a/d轉換,與此同時,正在進行的轉換終止,此時的輸出是前一次的轉換結果而不是正在進行的轉換結果。
若要在特定的時刻取樣模擬訊號,應使第8個i/o clock時鐘的下降沿與該時刻對應,因為晶元雖在第4個i/o clock時鐘下降沿開始取樣,卻在第8個i/o clock的下降沿開始儲存。
六. 設計
1. 硬體設計
2.軟體設計
七. 除錯結論
八. 所得收穫及感想
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