sram即靜態隨機儲存器，大多是由cmos管組成的揮發性靜態儲存器。在掉電後儲存器中所存資料就會丟失。顧名思義，隨機靜態儲存器可以對任何位址進行讀寫操作，通過鎖存器的原理對資料進行儲存，在無操作狀況下，鎖存器處於穩態，保持資料穩定，不用進行週期性的電荷重新整理。
sram由基本單元構成的陣列以及外圍電路構成，其中陣列的劃分和外圍電路的優劣對整個sram的效能有很大的影響。靜態隨機訪問儲存器（簡稱為靜態儲存器或sram）是隨機儲存器的一種，它由靜態揮發性儲存單元組成的儲存陣列（或者叫核心，core）組成，其位址解碼整合在片內。sram速度很快而且不用重新整理就能儲存資料不丟失。
它以雙穩態電路形式儲存資料，結構複雜，內部需要使用更多的電晶體構成暫存器以儲存資料。sram由於靠連續的供電來維持所存資料的完整性，故屬於易揮發性儲存器。
sram電路結構與操作和一般的ram類似，由儲存陣列、靈敏放大器、解碼器、輸入輸出電路和時序控制電路五大部分組成。儲存單元按行和列排列起來就組成了sram的陣列結構，行和列分別稱為「字線」和「位線」。每個儲存單元對應於乙個唯一的位址，或者說行和列的交叉就定義出了位址，而且每乙個位址和某一特定的資料輸入輸出埠是相連的。
乙個儲存晶元上的陣列（或者自陣列）數目是由整個儲存器的大小、資料輸入輸出埠數目、儲存速度要求、整個晶元的版圖布局和測試要求所決定的。
如圖2-1所示儲存陣列是由儲存單元(cell)構成的矩形陣列。每乙個單元都有自己獨特的位址，通過外圍的解碼電路選中相應的單元進行讀寫操作。解碼電路包括行解碼電路和列解碼電路，其中行解碼電路用來從2k行中選中一行，列解碼是從2n中列中選出一列。
這樣通過行解碼列解碼的共同作用來從陣列中選出相應的單元進行讀寫操作。靈敏放大器和寫入電路用來對資料進行讀寫操作。在資料讀出過程中，由於位線過長使得從單元中讀出的訊號很弱，需要用靈敏放大器來放大訊號，加快資料的讀出過程。
寫入電路用來進行資料的輸入。控制電路主要用來控制資料的讀寫以及解碼過程。通過相應的控制訊號如讀使能訊號寫使能訊號等來控制資料的讀寫操作。
圖 2-1 sram的整體結構圖
sram有很多陣列結構，不同需求的sram需要不同的陣列結構。當需要實現乙個n個字，且每字為m位的儲存器時，最直接的方法是沿縱向把連續的儲存單元字堆疊起來。如下圖所示。
圖 2-2 n個字儲存器的總體結構
在這種結構中,可以通過選擇一根字線(s0-sn-1)來進行讀寫操作。也就是說，從s0-sn-1的字線訊號中，有且只能有一條字線訊號為高電平。這個方法雖然比較簡單並在很小的儲存器中能工作的很好，但是遇到較大的儲存器時就會出現問題。
假設要實現乙個ikx8位的儲存器，使用2.2(a)的結構就需要lk根選擇線，這對佈線與封裝都構成難以克服的困難。插入乙個解碼器就可以減少選擇訊號的數目，如圖2-2(b)所示。
通過提供乙個二進位制編碼的位址字a0一ak-1來選擇乙個儲存字。解碼器把這一位址轉換成n=2k根選擇線，其中每次只有一根起作用。這一方法把例中1k根外部位址線的數目轉變成10根位址線 ，從而事實上消除了佈線和封裝問題。
對於更大容量的儲存器，如果使用上述陣列結構，由於它的高度比寬度大太多倍，把儲存單元連線到輸入/輸出的垂直線會過長，造成在執行時極慢。為了解決這個問題，不但要在行方向使用解碼器，在列方向上也要使用解碼電路，位址字被分成列位址和行位址。行位址可以讀寫一行的儲存單元，而列位址可以從所選出的行中找出乙個所需要的字，如圖2-3。
這種結構應用於64k到256k範圍的儲存器。對於更大容量的儲存器，這種結構便會出現問題。由於陣列的長度和寬度都太大，導致字線和位線的長度太長，所以電容和電阻變得過大而出現了嚴重的速度下降問題。
又因為金屬互連導線rc延遲與長度平方成正比，所以整個儲存器的訪問時間同陣列寬度和高度的平方成正比同時又因為導線電容增大，使一次讀寫所消耗的能量也隨尺寸增大而增加。
圖2-3陣列結構的儲存器組織
由上面了解到，大容量的儲存器由於字線和位線的長度，電容和電阻變得過大而開始出現嚴重的速度下降問題。因此，較大的儲存器在位址空間上再進一步增加乙個層次，即對儲存器進行分割形成層次化的陣列結構。對儲存器的分割可以通過減少一條字線上連線的單元數目或一條位線上連線的單元數目來實現。
通過分割可以降低訪問操作時總的切換電容，從而降低儲存器的功耗。比如將儲存器分割成p個小塊，每一小塊與圖2-3相同。如圖2-4字的選擇基於送入各塊的行位址和列位址。
此外還有乙個位址成為塊位址，負責在p個塊中選出需要讀寫的一塊。這樣就顯著降低了字線的長度，使讀寫速度較快。而且將儲存器適當的分割成幾個子模組有助於把儲存器的工作功耗限制在整個儲存陣列的有限區域內，塊位址只用來啟用被定址的塊，未被定址的塊處於省電模式，只消耗維持資料所需要的功耗，這樣可以節省很多功耗。
如圖2-4，陣列被分為4塊，在這個布局下，選擇乙個字線要經過兩個步驟。首先通過塊選擇訊號選擇所需要的塊，其次按照所選擇的塊的字線訊號結合位線訊號就可以選擇所對應的單元。
圖 2-4 層次化的儲存結構
隨著sram容量不斷的增大，單元尺寸的不斷縮小，位線變長，位線電容就相應增大，資料的讀取時間也變的越來越長。為了提高讀取的速度，必須減小資料關鍵路徑上的延遲時間。減小sram的讀取時間，一般有兩種途徑:
一種有效方法是減少位線電容，另一種有效方法是在位線與輸出緩衝單元之間加入靈敏放大器，減小位線電壓擺幅，從而減小資料傳輸延時。
所以，靈敏放大器應該具有以下功能:
1. 靈敏放大器可以從儲存單元讀出小訊號，轉換成邏輯電平0和1，實現資料的有效讀出。
2. 由於位線電容是影響儲存器速度的主要因素。所以靈敏放大器是提高儲存器訪問速度的關鍵。
3. 高增益的靈敏放大器應該可以減小位線上的電壓擺幅，可以顯著減小功耗和增加速度。
靈敏放大器按照電路型別可以分為差分型和非差分型。其中，差分型靈敏放大器把小訊號的差分輸入(即位線電壓)放大為大訊號輸出。它具有很多優點，比如抗干擾能力強、電壓擺幅大、偏置電路簡單、線性度高等。
差分型靈敏放大器能辨別出很小的訊號差，它的速度相對非差分型來說較快。但是版圖面積也相對較大。非差分型的靈敏放大器多用於非易失性儲存器及順序儲存器。
隨著整合度的提高以及效能的優化，非差分型靈敏放大器越來越難以滿足系統的要求。差分靈敏放大器、非差分靈敏放大器一般都採用電壓工作模式。
在儲存器中，位線訊號的準確值因晶元的不同而不同，甚至在同一晶元的不同位置也不會相同。1或0訊號的絕對值可能會在乙個很大的範圍內變化。晶元中會存在多個雜訊源，比如電路切換引起電源電壓上的尖峰訊號，或者字線和位線之間的電容串擾等。
這些雜訊訊號的影響有時可能非常嚴重，特別是當被檢測的訊號幅值一般都很小的時候。差分型靈敏放大器的輸入端一般與一對位線相連，但並不表示兩根位線必須為其提供一對互補的邏輯訊號，通常情況是，一根位線上為參考電壓，另一根就提供與儲存單元儲存資料相對應的訊號。差分放大器在有效抑制共模雜訊和放大訊號間真正差別的方面有很大作用。
sram的效能有很大部分是通過借助外圍電路比如解碼器和靈敏放大器來提高。因此解碼器的設計也很重要。資料的讀出和寫入的過程有很大一部分時間花在解碼上，因此它也是sram功耗的重要組成部分。
可以採取多級解碼和字線脈衝的方法來降低功耗。多級解碼的使用可以有效的減少字線的負載，從而降低功耗。字線脈衝的方法可以減小位線的電壓擺幅，也進一步降低功耗。
在sram中，解碼器是由一系列的與非門或者或非門組成。它根據一組給定的位址去選中相應的單元來進行讀寫操作。在大容量的儲存器中，解碼器直接和儲存單元陣列相連，解碼器單元的幾何尺寸必須和儲存器核心尺寸匹配(節距匹配)。
否則就會造成佈線的極大浪費和由此引起的延時和功耗的增加。此外，解碼器電路在sram中所佔面積僅次於儲存陣列。因此，解碼器的設計對儲存器的整體面積也有一定影響。
利用解碼器，我們可以用m個位址來表示2m個儲存單元。所以，解碼器在實現隨機訪問功能同時，還減少了管腳的封裝數。因此，在儲存器設計中，解碼器的設計也是sram設計中的乙個重要環節。
它對減小sram晶元面積和功耗、提高工作速度都有很大的影響。
sram的解碼器種類有行解碼器和列解碼器。它們分別對應儲存陣列的行和列。每一組位址經過解碼器，唯一確定乙個儲存單元。
在解碼過程中，首先由行解碼器選中一條字線，然後由列解碼器選中乙個位線，由字線和位線確定唯一要訪問的單元。
圖 2-5 解碼器電路
如圖2-5，解碼器可以用與非門實現也可以用或非門實現。它的邏輯功能相當於乙個具有2n輸出n輸入的與門功能。實際應用中由於不可能設計具有這麼多輸入的與門，所以在實際應用中解碼器採用層次式與門結構。
sram的讀寫操作都是由一系列的時序過程按順序來完成的，所以需要用控制電路來保證其能正確且有效工作。在圖2-6所示的sram結構框圖中，csb，web和oeb分別稱為片選控制端，寫控制端和讀控制端。在實際應用中，並不由它們直接來控制讀寫，而是通過一定的控制電路，使三者經過邏輯組合，再產生幾個訊號，來分別控制讀寫操作。
對於儲存容量比較大的非同步sram，為了減少功耗和提高速度都會採用一種「位址轉換監控電路(atd)」。它能通過監測外部訊號的變化自動產生內部控制訊號如se，控制靈敏放大器的開關訊號，從而非常有效地降低功耗和提高儲存速度。
圖2-6 sram的結構框圖
sram的儲存單元是靠雙穩態電路儲存資訊。如圖2-7所示，m1、m3和m2、m4分別構成兩個交叉耦合的倒相器，m5、m6為訪問門管，作為讀寫操作的單元選擇器件。wl為字線，bl和nbl是一對位線，vdd是電源，gnd是地。
sram的工作狀態包括寫入、讀出和資料保持三種狀態。寫入狀態是指將資料線上的資料寫入到儲存位單元的儲存節點中；讀出狀態是指將儲存在內部儲存節點上的資料讀出到資料輸出口；資料保持狀態是指在讀寫狀態都不執行時，儲存在儲存節點上的數值保持原來狀態。
圖2-7 sram儲存單元邏輯圖
向儲存單元寫入「1」的過程是：（1）當wl字線為低電平，置bl位線為「1」電平，nbl為「0」電平；（2）置wl字線為高電平，此時m5、m6導通；（3）儲存單元的儲存節點v2通過m6向nbl放電，達到「0」電平，m1截止；（4）bl位線通過m5，vdd通過m3，對儲存節點v1充電至「1」電平，m2導通；（5）置wl字線為低電平，m5、m6管關閉，此時儲存單元的結點v1處於「1」電平狀態，v2處於「0」電平狀態。這樣就完成了向儲存單元寫入「1」的全過程。
類似的方法可向儲存單元寫入「0」訊號。
通常sram儲存單元都做成陣列結構，多個儲存單元共用一根字線，在連續進行寫入操作時，如果時序上配合不當，就有可能用前次位線上的資料改寫同一根字線上的其他單元中的資料，進行高速儲存器設計尤其要注意這一點。另外，sram儲存單元中的mos管合適的寬長比值是保證儲存單元能夠高速地進行寫入資料操作的關鍵。
從儲存單元讀出「1」的過程是：（1）預充bl和nbl位線到「1」電平，此時wl字線處於低電平；（2）使wl字線為高電平，m5和m6導通；（3）nbl通過m6和m2（單元存「1」時，m2一直處於導通狀態）迅速放電至「0」電平，m1仍然截止；（4）vdd通過m3和m5對bl充電，使bl保持在「1」電平，m2仍然導通；（5）去掉字線wl上的高電平；這樣就完成了從儲存單元讀出「1」的全過程，而且是非破壞性讀出。類似的方法可從單元讀出「0」訊號。
由於單元管的尺寸很小，而位線通過單元管放電的速度很慢，為了提高讀出速度，只要在位線上建立起一定的電壓差就可以了，而不必等到一邊位線下降到低電平。通過列解碼器控制的列開關，把選中的單元位線讀出的微小訊號差送到公共資料線，再通過公共資料線送到靈敏放大器，把微小的訊號差放大為合格的高低電平，最後通過緩衝器轉換成單端訊號輸出。
鋰電池工作原理和效能指標
2.電池容量 ah 1 理論容量 根據蓄電池活性物質的特性，按法拉第定理計算出的高理論值，一般用質量容量ah kg或體積容量ah l來表示。2 實際容量 在一定條件下所能輸出的電量，等於放電電流與放電時間的乘積。3 標稱容量 用來鑑別電池的近似安時值。4 額定容量 按一定標準所規定的放電條件下，電池...
第二章鋼筋和混凝土的基本效能
第二章結構設計基本原理 本章的意義和內容 本章主要介紹結構上的作用 作用效應 結構抗力，結構的功能要求 結構功能的極限狀態，以及可靠度 可靠指標的概念，同時還介紹了荷載的分類和取值方法，最後給出了概率極限狀態設計實用表示式，對結構設計的基本原理做了一定闡述，對初學者有非常重要的指導意義，本章內容是後...
複習第二章管理原理
一 教學要點 1 斯密的分工理論。2 巴貝奇的報酬制度思想。3 管理理論發展的七個階段 4 泰羅的科學管理理論的基本思想。5 泰羅的科學管理理論的基本內容。6 法約爾的經營六職能。7 法約爾的管理五要素。8 法約爾的管理十四條原則。9 梅奧的霍桑試驗及其理論。10 管理原理的主要特徵。11 系統的概...