5.2 鎖存器
5.2.1
解：由邏輯電路圖，可以得到q端和[', 'altimg': '', 'w': '18', 'h': '28'}]端得邏輯表示式
根據上面兩式，可以得到該鎖存器的功能表，如表題解5.2.1所示。
5.2.2 用cmos電路74hct02或非門構成消除機械開關抖動影響的電路如圖題5.
2.2所示，試畫出在開關s由位置a到b時q和[', 'altimg': '', 'w':
'18', 'h': '28'}]端的波形。如改用ttl電路
74ls02實現，r1、r2取值的大致範圍為多少？整個電路的功耗發生什麼變化？
解： 如圖題5.2.
2所示，開關接通a點時，q=0，[', 'altimg': '', 'w': '18', 'h':
'28'}]=1。當開關觸點撥離a點瞬間，由於[', 'altimg': '', 'w':
'18', 'h': '28'}]=1的作用，其抖動不會影響q=0的狀態。在開關懸空期間，鎖存器保持狀態不變。
開關觸點第一次接通b點，就使[', 'altimg': '', 'w': '18', 'h':
'28'}]翻轉為0，q翻轉為1.此時開關觸點已離開a點，在q=1的作用下，即使觸點的抖動會使b點電平發生跳動，也不會改變[', 'altimg': '', 'w':
'18', 'h': '28'}]=0的狀態。該過程中的q和[', 'altimg':
'', 'w': '18', 'h': '28'}]的波形如圖題解5.
2.2（a）所示。
如果改用ttl電路74ls02實現，由於其輸入電路如圖題解5.2.2（b）點畫線框
內所示，所以當開關未接通a點時，電源﹢vcc將通過積體電路內部的電阻r1和肖特基二極體d1向電路外接電阻r1注入電流[', 'altimg': '', 'w': '14', 'h':
'23'}]。如果r1阻值過大，[', 'altimg': '', 'w':
'14', 'h': '23'}]在該電阻上產生的壓降有可能超過ttl電路所允許的低電平輸入電壓最大值[', 'altimg': '', 'w':
'56', 'h': '23'}]，從而電路可能發生邏輯混亂。
可以列出下列不等式
74ls系列電路規定vcc=﹢5v，[', 'altimg': '', 'w': '56', 'h':
'23'}]=0.8v。74ls02中，r1的典型值為20kω，肖特基二極體正嚮導通時的典型壓降[', 'altimg':
'', 'w': '47', 'h': '23'}]=0.
4v。將上述引數代入不等式，可得r1≤4.2kω。
為了降低電路功耗，r1取值不宜過小，一般應大於500ω。所以r1得取值範圍應為500ω≤r1≤4.2kω
[', 'altimg': '', 'w': '24', 'h': '23'}]的取值與r1相同。
ttl電路的靜態功耗大於cmos電路，同時考慮到r1和r2的功耗，用74ls02構成圖題5.2.2所示的電路，功耗將顯著增大。
5.2.5 若圖5.2.8(a)所示電路的初始狀態為q=1[', 'altimg': '', 'w': '18', 'h': '28'}]端的波形。
解：設初態q=1，按照圖題5.2.5）電路的輸出端q和[', 'altimg': '', 'w': '18', 'h': '28'}]
5.3 觸發器的電路結構和工作原理
5.3.1
解：圖題5.3.
1所示電路是由兩個傳輸門控d鎖存器級聯構成的coms主從d觸發器。其中g1、g2構成主鎖存器，g3、g4構成從鎖存器。[_', 'altimg':
'', 'w': '27', 'h': '35'}]、[_', 'altimg':
'', 'w': '30', 'h': '35'}]分別為直接置
1端和直接置0端，當觸發器處於以下觸發工作狀態時，應將它們置為高電平。
（1）當cp=0時，[=1', 'altimg': '', 'w': '45', 'h':
'28'}]，tg1和tg4導通，tg2和tg3斷開。d端訊號進入主鎖存器，g1輸出為[', 'altimg': '', 'w':
'18', 'h': '28'}]，並隨d變化。由於tg3斷開、tg4導通，主、從鎖存器相互隔離，從鎖存器構成雙穩態儲存單元，使觸發器輸出維持原來的狀態不變。
（2）當cp由0跳變到1後，[=', 'altimg': '', 'w': '33', 'h':
'28'}]0，c=1,tg1和tg4斷開，tg2和tg3導通。這時d端與主鎖存器之間的聯絡被切斷，tg2的導通使主鎖存器維持在cp上公升沿到來前瞬間的狀態。同時由於tg3導通，g1輸出訊號送至q端，得到[', 'altimg':
'', 'w': '42', 'h': '25'}]=d,並在cp=1期間維持不變。
（3）當cp由1跳變到0後，則再次重複（1）的過程。
5.3.2
解：圖題5.3.2所示的電路是由兩個邏輯門控sr鎖存器級聯構成的主從sr觸發器。
5.4 觸發器的邏輯功能
5.4.1 上公升沿觸發和下降沿觸發的d觸發器邏輯符號及時鐘訊號cp([', 'altimg': '', 'w': '28', 'h': '28'}]0。
解：設[', 'altimg': '', 'w':
'28', 'h': '28'}]觸發的觸發器輸出波形為q1，cp觸發的觸發器輸出的波形為q2，二者波形如圖題解5.4.
1所示。
5.4.2 設下降沿觸發的jk觸發器初始狀態為0，[', 'altimg':
'', 'w': '28', 'h': '28'}]、j、k訊號如圖題5.
4.3所示，試畫出觸發器q端的輸出波形。
解：q端的波形如圖題解5.4.3所示。
5.4.3 邏輯電路如圖題5.4.4所示，試畫出在cp作用下，φ0、φ1、φ2和φ3的波形。
解：由邏輯電路圖和sr觸發器特性方程
可列出表示式
設初態q1=q0=0，列出真值表，如表題解5.4.4
5.4.50，畫出在[', 'altimg': '', 'w': '28', 'h': '28'}]脈衝作用下q端的波形。
解：由jk觸發器的特性方程[=j\\overline^+\\overlineq^', 'altimg': '', 'w':
'148', 'h': '35'}]，對照圖題5.4.
5各觸發器電路可得：
於是，畫出各觸發器q端的波形，如圖題解5.4.5所示。
5.4.6邏輯電路如圖題5.
4.6所示，已知[', 'altimg': '', 'w':
'28', 'h': '28'}]和x的波形，試畫出q1和q2的波形。觸發器的初始狀態為0。
5.4.7[', 'altimg': '', 'w': '28', 'h': '28'}]和a的波形，畫出觸發器q端的波形，設觸發器的初始狀態為0。
解：如題5.4.7
5.4.8[', 'altimg':
'', 'w': '28', 'h': '28'}]作用下φ1、φ2的波形，並說明φ1和φ2的時間關係。
各觸發器的初始狀態為0。
解：由圖題5.4.
8得φ1、φ2的邏輯表示式：φ1=q2，[=q_q_+\\overline_\\overline_=q_⊙q_', 'altimg': '', 'w':
'230', 'h': '35'}]。[', 'altimg':
'', 'w': '25', 'h': '27'}]、[', 'altimg':
'', 'w': '25', 'h': '27'}]φ1超前φ2乙個[', 'altimg':
'', 'w': '28', 'h': '28'}]週期。
5.4.90。
解：圖題5.4.9中q1、q2
5.4.10 邏輯電路和輸入訊號波形如圖題所示，畫出各觸發器q端的波形。觸發器的初始狀態均為0。
解：圖題中的r端是非同步置零端，高電平有效，當r=1時q=01和r1對q1的影響及cp2和[', 'altimg': '', 'w':
'24', 'h': '23'}]對[', 'altimg': '', 'w':
'24', 'h': '27'}]
鎖存器和觸發器區別
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一 訓練目的 1 熟悉基本rs觸發器 d觸發器 jk觸發器 門控制鎖存器的邏輯功能與特點。2 掌握各功能端的作用。3 學會使用雙蹤示波器波形和比較相位。二 儀器及材料 a tds 4數電實驗箱 雙蹤示波器 數字萬用表。b 參考元件 與非門74ls00 d觸發器74ls74 jk觸發器74ls112。...