DDR2走線規則

疊層設定：

1、對於同一組資料線及其對應的dqstrobe線，如dq[7：0]、dm0與dqs0、dqs0#，應布在同一層，以減小訊號skew。

2、ddr2訊號線的參考平面最好是選擇地平面（尤其是時鐘線），如果基於成本考慮，不得不選用電源層作為參考面，則ddr2供電電源平面需包圍整個ddr2走線範圍，且邊緣要留有餘量，電源與地平面間的阻抗在整個頻寬範圍內要足夠低。

線長匹配：

1、走線增加乙個過孔，大概相當於增加了90mil的傳輸線長度。2、對於走線長度應把封裝內部引線長度計算在內。

3、各訊號線的長度匹配如下表：（控制線：cs、cke、odt；命令線：address、bankaddress、ras、cas、we；資料線：dq、dm）

訊號類別

最小長度

最大長度

控制線時鐘線長度-500mil時鐘線長度-0命令線

時鐘線長度-500mil時鐘線長度+500mil資料strobe線

時鐘線長度-250mil

時鐘線長度+250mil資料線-資料strobe線（同一資料組）

strobe長度-220milstrobe長度-180mil

4、時鐘訊號差分對的長度差應控制在5mil以內。

5、在能夠滿足佈線空間的情況下，走線長度越短越好，一般控制在5000mil以內，可以以時鐘線作為參考線。

串擾：1、對於蛇行走線，各線段之間的間距應至少為走線寬度的兩倍（邊沿到邊沿）。2、ddr2訊號線與非ddr2訊號線之間的間距應大於25mil。

3、時鐘、dqs等差分線與其它ddr2訊號線的間距應大於20mil。

4、同一組命令線，同一組控制線或同一組資料線間的走線間距應大於走線寬度1.5倍（最好2倍以上），而不同組間的訊號線間距應大於走線寬度的2倍（最好3倍以上）。

5、在扇出線區域，由於空間限制，不能滿足走線寬度和間距要求時，可適當減小走線寬度及減小走線間距，但該扇出線長度應小於500mil。

6、扇出線過孔應盡量靠近焊盤，如有可能，最好打焊盤孔。7、每條訊號線的過孔數最好不要超過兩個。

8、vref參考電壓線要有足夠低的阻抗，且與其它ddr2訊號線的間距大於25mil。

阻抗匹配：

1、ddr2800訊號走線單端阻抗應設定成50ω

2、對於控制命令線、時鐘線要進行阻抗匹配，可採用源端串聯匹配或末端併聯匹配。（源端匹配具有較小的驅動功率，但上公升沿時間是末端匹配的兩倍，且一般驅動器的hi和lo驅動電阻不一樣，較難得到精確的匹配阻值，源端匹配一般只適合於點對點拓撲）。

3、對於單端訊號線，源端端接電阻加驅動電阻值等於走線阻抗；而末端端接電阻等於走線阻抗，端接電壓為ddr2供電電壓的一半，通常需使用專用的ddr2端接穩壓電源，在整個頻寬範圍內具有低阻抗，高動態響應能力等效能。

4、clock、datastrobe等差分訊號線應盡量設計成緊耦合差分對，即差分對內間距應小於走線寬度。走線應對稱，如同時改變線寬，同時打過孔等。

5、對於clock差分訊號線，如有兩個負載，則各分支線長度應盡量短且對稱，每條分支線末端用200ω電阻進行併聯端接。

6、併聯端接電阻的走線長度應控制在250mil以內。對於點對點拓撲的末端端接電阻，應放在接收器後面。

對於控制命令線，如有多個負載，應採用星型連線，各分支線長度應短且對稱，並在分支點進行阻抗匹配，阻值等於走線阻抗。（如圖：其中l2大於250mil，小於1500mil；l3小於250mil；各分支對稱段的長度偏差應小於50mil）