1．時鐘訊號
（1） 差分布線，差分阻抗100歐姆，差分線誤差±5mil。
（2） 與其它訊號的間距要大於25mil，而且是指edge to edge的間距
（3） clk等長，誤差±10mil。
2．資料訊號：
（1） 資料訊號分為八組，每組單獨分開走線，第一組為ddr_dq[0：7]、ddr_dqsp0、ddr_dqsn0、ddr_dqm0，以此類推，同組訊號在同一層走線。
（2） dq和dqm為點對點佈線，
（3） dqs為差分布線。差分線誤差±5mil，差分阻抗100歐姆。
（4） 組內間距要大於12mil，而且是指edge to edge的間距，同組內dq與dqm以dqs為基準等長，誤差±5mil。
（5） dqs與ddr2_clkp等長，誤差±5mil。
（6） 不同組訊號間距：大於20mil（edge to edge的間距）
（7） ddr_ckn/p之間的併聯100歐姆電阻，需要放置在訊號一分二的分叉地方
（8） 盡可能減少過孔
（9） 疊層設計的時候，最好將每一層阻抗線寬，控制在差不多寬度
（10） 訊號走線長度，不超過2500mil
3．控制訊號和位址訊號：
(1) 組內間距要大於12mil，而且是指edge to edge的間距
(2) 所有控制線須等長，誤差±10mil。
(3 不同組訊號間距：大於20mil（edge to edge的間距）
4．其它訊號
ddr_vref走線寬度20mil以上。
無論是pcb上使用晶元還是採用dimm條，ddr和ddrx（包括ddr2，ddr4等）相對與傳統的同步sdram的讀寫，我認為主要困難有三點：
1，時序。由於ddr採用雙沿觸發，和一般的時鐘單沿觸發的同步電路，在時序計算上有很大不同。ddr之所以雙沿觸發，其實是在晶元內部做了時鐘的倍頻（因為按照耐奎斯特準則，時鐘頻率應該至少是訊號頻率的2倍），對外看起來，資料位址速率和時鐘一樣。
為了保證能夠被判決一組訊號較小的相差skew，ddr對資料dq訊號使用分組同步觸發dqs訊號，所以ddr上要求時序同步的是dq和dqs之間，而不是一般資料和時鐘之間。另外，一般訊號在測試最大和最小飛行時間tflight時，使用的是訊號沿通過測試電平vmeas與低判決門限vinl和和高門限vinh之間來計算，為保證足夠的setup time和hold time，控制飛行時間，對訊號本身沿速度不作考慮。而ddr由於電平低，只取乙個中間電平vref做測試電平，在計算setup time和hold time時，還要考量訊號變化沿速率slew rate，在計算setup time和hold time時要加上額外的slew rate的補償。
這個補償值，在ddr專門的規範或者晶元資料中都有介紹。
2，匹配。drr採用sstl電平，這個特殊buffer要求外接電路提供上拉，值為30～50ohm，電平vtt為高電平一半。這個上拉會提供buffer工作的直流電流，所以電流很大。
此外，為了抑制反射，還需要傳輸線阻抗匹配，串連電阻匹配。這樣的結果就是，在ddr的資料訊號上，兩端各有10～22ohm的串連電阻，靠近ddr端乙個上拉；位址訊號上，發射端乙個串連電阻，靠近ddr端乙個上拉。
3，電源完整性。ddr由於電平擺幅小（如sstl2，為2.5v,sstl1,為1.
8v),對參考電壓穩定度要求很高，特別是vref和vtt，提供ddr時鐘的晶元內部也常常使用模擬鎖相環，對參考電源要求很高；由於vtt提供大電流，要求電源阻抗足夠低，電源引線電感足夠小；此外，ddr同步工作的訊號多，速度快，同步開關雜訊比較嚴重，合理的電源分配和良好的去耦電路十分必要。
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