在兩個晶元的引腳之間串連乙個電阻，一般都是在高速數位電路中，為了避免訊號產生振鈴（即訊號的上公升或下降沿附近的跳動）。原理是該電阻消耗了振鈴功率，也可以認為它降低了傳輸線路的q值。
通常在數位電路設計中要真正做到阻抗匹配是比較困難的，原因有二：1、實際的印製板上連線的阻抗受到面積等設計方面的限制；2、數位電路的輸入阻抗和輸出阻抗不象模擬電路那樣基本固定，而是乙個非線性的東西。
實際設計時，我們常用22到33歐姆的電阻，實踐證明，在此範圍內的電阻能夠較好地抑制振鈴。但是事物總是兩面的，該電阻在抑制振鈴的同時，也使得訊號延時增加，所以通常只用在頻率幾兆到幾十兆赫茲的場合。頻率過低無此必要，而頻率過高則此法的延時會嚴重影響訊號傳輸。
另外，該電阻也往往只用在對訊號完整性要求比較高的訊號線上，例如讀寫線等，而對於一般的位址線和資料線，由於晶元設計總有乙個穩定時間和保持時間，所以即使有點振鈴，只要真正發生讀寫的時刻已經在振鈴以後，就無甚大影響。
前面已經補充了一點，再補充一點：關於接地問題。
接地是乙個極其重要的問題，有時關係到設計的成敗。
首先要明確的是，所有的接地都不是理想的，在任何時候都具有分布電阻與分布電感，前者在訊號頻率較低時起作用，後者則在訊號頻率高時成為主要影響因素。由於上述分布引數的存在，訊號在經過地線的時候，會產生壓降以及磁場。若這些壓降或磁場（以及由該磁場引起的感應電壓）耦合到其它電路的輸入，就可能會被放大（模擬電路中）或影響訊號完整性（數位電路中）。
所以，一般要求在設計時
就要慮這些影響，有乙個大致的原則如下：
1、在頻率較低的電路中（尤其是模擬電路或模數混合電路中的模擬部分），採用單點接地，即各級放大器的地線（包括電源線）分別接到電源輸出端，成為星形連線，並且在這個星的節點上接乙個大電容這樣做的目的是避免訊號在地線上的壓降耦合到其他放大器中。
2、在模擬電路中（尤其是小訊號電路）要避免出現地線環，因為環狀的地線會產生感應電流，此電流造成的感應電勢是許多干擾訊號的**。
3、如果是單純的數位電路（包括模數混合電路中的數字部分）且訊號頻率不高（一般不超過10兆），可以共用一組電源與地線，但是必須注意每個晶元的退耦電容必須靠近晶元的電源與地引腳。
4、在高速的數位電路（例如幾十兆的訊號頻率）中，必須採取大面積接地，即採用4層以上的印製板，其中有乙個單獨的接地層。這樣做的目的是給訊號提供乙個最短的返回路徑。由於高速數碼訊號具有很高的諧波分量，所以此時地線與訊號線之間構成的迴路電感成為主要影響因素，訊號的實際返回路徑是緊貼在訊號線下面的，這樣構成的迴路面積最小（從而電感最小）。
大面積接地提供了這樣的返回路徑的可能性，而採用其他的接地方式均無法提供此返回路徑。需要注意的是，要避免由於過孔或其他器件在接地平面上造成的絕緣區將訊號的返回路徑割斷（地槽），若出現這種情況，情況會變得十分糟糕。
5、高頻模擬電路，也要採取大面積接地。但是由於此時的訊號線要考慮阻抗匹配問題，所以情況更複雜一些，在這裡就不展開了。
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