漢王筆試
1.什麼是建立時間和保持時間？
建立時間(setup time)和保持時間（hold time）。建立時間是指在觸發器時鐘沿到來前，資料訊號保持不變的時間。保持時間是指在觸發器時鐘沿到來以後，資料訊號保持不變的時間。
如果不滿足建立和保持時間的話，那麼dff將不能正確地取樣到資料，將會出現metastability的情況。如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
2.什麼是競爭與冒險現象？怎樣判斷？如何消除？
在組合邏輯中，由於門的輸入訊號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。
產生毛刺叫冒險。
如果布林式中有相反的訊號則可能產生競爭和冒險現象。解決方法：一是接入濾波電容，二是引入選通脈衝，三是增加冗餘項（只能消除邏輯冒險而不能消除功能冒險）。
3.請畫出用d觸發器實現2倍分頻的邏輯電路？什麼是狀態圖？
答d觸發器的輸出端加非門接到d端，實現二分頻。
狀態圖是以圖形方式表示輸出狀態轉換的條件和規律。用圓圈表示各狀態，圈內註明狀態名和取值。用→表示狀態間轉移。條件可以多個
verilog語言：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
4. 什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？
線與邏輯是兩個輸出訊號相連可以實現與的功能。在硬體上，要用oc/od門來實現，由於不用oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出埠應加乙個上拉電阻。
5.什麼是同步邏輯和非同步邏輯？
同步邏輯是時鐘之間有固定的因果關係。非同步邏輯是各時鐘之間沒有固定的因果關係。電路設計可分類為同步電路和非同步電路設計。
同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步。
非同步電路主要是組合邏輯電路，用於產生位址解碼器、fifo或ram的讀寫控制訊號脈衝，其邏輯輸出與任何時鐘訊號都沒有關係，解碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同乙個時鐘clk，而所有的狀態變化都是在時鐘的上公升沿(或下降沿)完成的。
6.latch與register的區別,為什麼現在多用register.行為級描述中latch如何產生的。
latch是電平觸發，register是邊沿觸發，register在同一時鐘邊沿觸發下動作，符合同步電路的設計思想，而latch則屬於非同步電路設計，往往會導致時序分析困難，不適當的應用latch則會大量浪費晶元資源。
7.什麼是鎖相環（pll）？鎖相環的工作原理是什麼？
鎖相環是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。pll通過比較外部訊號的相位和由壓控晶振（vcxo）的相位來實現同步的，在比較的過程中，鎖相環電路會不斷根據外部訊號的相位來調整本地晶振的時鐘相位，直到兩個訊號的相位同步。
在資料採集系統中，鎖相環是一種非常有用的同步技術，因為通過鎖相環，可以使得不同的資料採集板卡共享同乙個取樣時鐘。因此，所有板卡上各自的本地80mhz和20mhz時基的相位都是同步的，從而取樣時鐘也是同步的。因為每塊板卡的取樣時鐘都是同步的，所以都能嚴格地在同一時刻進行資料採集。
8.你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？
邏輯電平參見硬體研發一文件。
ttl和cmos不可以直接互連，由於ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。
cmos輸出接到ttl是可以直接互連。ttl接到cmos需要在輸出埠加一上拉電阻接到5v或者12v。
9.可程式設計邏輯器件在現代電子設計中越來越重要，請問：
a) 你所知道的可程式設計邏輯器件有哪些？
（簡單）prom，pal，gal，pla，（複雜）cpld，fpga
fpga: field programmable gate array
cpld:complex programmable logic device
b) 試用vhdl或verilog、able描述8位d觸發器邏輯。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10.設想你將設計完成乙個電子電路方案。請簡述用eda軟體（如protel）進行設計（包括原理圖和pcb圖）到除錯出樣機的整個過程。在各環節應注意哪些問題？
11.用邏輯門和cmos電路實現ab+cd
12.用乙個二選一mux和乙個inv實現異或?
13.給了reg的setup,hold時間，求中間組合邏輯的delay範圍。
delay < period - setup - hold
14.如何解決亞穩態
亞穩態是指觸發器無法在某個規定時間段內達到乙個可確認的狀態。當乙個觸發器進入亞穩態時，既無法**該單元的輸出電平，也無法**何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿訊號通道上的各個觸發器級聯式傳播下去。
15.用verilog/vhdl寫乙個fifo控制器
16.用verilog/vddl檢測stream中的特定字串
分狀態用狀態機寫
17.用mos管搭出乙個二輸入與非門？
mos反向器二輸入與非門
二輸入或非門三輸入與非門
18.積體電路前段設計流程，寫出相關的工具。
1. 設計輸入 0 k' p8 q; h2 ~
1) 設計的行為或結構描述。 2 g) i4 f/ z( j3 p: t/ y$ i8 s, n
2) 典型文字輸入工具有ultraedit-32和editplus.exe.。 ' m$ |" i# @_0 h
3) 典型圖形化輸入工具-mentor的renoir。
8 x4 }5 o0 n% i0 ~- g$ e _1 ?4) 我認為ultraedit-32最佳。 8 s$ _) p$ v- c3 i
2. **除錯
* ^7 |2 ~5 c' @; `" h' `- g1) 對設計輸入的檔案做**除錯，語法檢查。
( v+ b+ w+ b+ f, @( n/ {, z/ m2) 典型工具為debussy。 1 t% g1 |4 _+ p9 h6 {1 y6 ]
3. 前** ; l. w6 i: d, m4 y
1) 功能**) y2) 驗證邏輯模型(沒有使用時間延遲)。' ^ p3 ?& w2 ]4 ]# c.
g. l' f. b3) 典型工具有mentor公司的modelsim、synopsys公司的vcs和vss、aldec公司的active、cadense公司的nc。
4) 我認為做功能**synopsys公司的vcs和vss速度最快，並且偵錯程式最好用，mentor公司的modelsim對於讀寫檔案速度最快，波形視窗比較好用。
4. 綜合
2 z9 z6 h/ j) r0 f3 ^6 e5 s( v1) 把設計翻譯成原始的目標工藝2) 最優化3) 合適的面積要求和效能要求4 k# r: ?. p; u3 u# t4) 典型工具有mentor公司的leonardospectrum、synopsys公司的dc、synplicity公司的synplify。!
c+ f3 `6 f* y^6 ]+ b0 a5) 推薦初學者使用mentor公司的leonardospectrum，由於它在只作簡單約束綜合後的速度和面積最優，如果你對綜合工具比較了解，可以使用synplicity公司的synplify。
8 y* ^e6 ?0 i8 o! j6 ds% \5. 布局和佈線 % r+ j8 ]3 l- j7 d) c' e% z r& f- j
1) 對映設計到目標工藝裡指定位置7 \4 _) v' f[+ o _2) 指定的佈線資源應被使用8 j9 l# w. k. t# s+ ?
4 _$ z2 v3) 由於pld市場目前只剩下altera，xilinx，lattice，actel，quicklogic，atmel六家公司，其中前5家為專業pld公司，並且前3家幾乎占有了90％的市場份額，而我們一般使用altera，xilinx公司的pld居多，所以典型布局和佈線的工具為altera公司的quartus ii和maxplus ii、xilinx公司的ise和foudation。e4) maxplus ii和foudation分別為altera公司和xilinx公司的第一代產品，所以布局佈線一般使用quartus ii和ise。
1 l) y7 l) v( z2 p' o5 ?6. 後** 3 d, c$ {: j( z) [
1) 時序**2) 驗證設計一旦程式設計或配置將能在目標工藝裡工作（使用時間延遲）。3) 所用工具同前**所用軟體。
; e0 c y1 _+ m+ b) q7. 時序分析
. b. k$ w- q8 e) fl.
q6 r一般借助布局佈線工具自帶的時序分析工具，也可以使用synopsys公司的 primetime軟體和mentor graphics公司的tau timing analysis軟體。
8. 驗證合乎效能規範
1) 驗證合乎效能規範，如果不滿足，回到第一步。
, y, ^% |: j, e v5 a8 l( r8 f3 q9. 版圖設計
, g' m% y. k1 p) w1) 驗證版版圖設計。2) 在板程式設計和測試器件。
19.名詞irq,bios,usb,vhdl,sdr
irq: interrupt request
bios: basic input output system
usb: universal serial bus
vhdl: vhic hardware description language
sdr: single data rate
20.unix 命令cp -r, rm,uname
21.用波形表示d觸發器的功能
22.寫非同步d觸發器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23.what is pc chipset?
晶元組（chipset）是主機板的核心組成部分，按照在主機板上的排列位置的不同，通常分為北橋晶元和南橋晶元。北橋晶元提供對cpu的型別和主頻、記憶體的型別和最大容量、isa/pci/agp插槽、ecc糾錯等支援。南橋晶元則提供對kbc（鍵盤控制器）、rtc（實時時鐘控制器）、usb（通用序列匯流排）、ultra dma/33(66)eide資料傳輸方式和acpi（高階能源管理）等的支援。
其中北橋晶元起著主導性的作用，也稱為主橋（host bridge）。
除了最通用的南北橋結構外，目前晶元組正向更高階的加速集線架構發展，intel的8xx系列晶元組就是這類晶元組的代表，它將一些子系統如ide介面、音效、modem和usb直接接入主晶元，能夠提供比pci匯流排寬一倍的頻寬，達到了266mb/s。
24.用傳輸門和反向器搭乙個邊沿觸發器
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