面試：電子工程(ee)電路方面
電子工程(ee)電路方面（偏底層電路級別）
1.模擬電路設計
基礎知識(筆試時候容易遇到的題目)
1.最基本的如三極體曲線特性(太低極了點)
2.基本放大電路，種類，優缺點，特別是廣泛採用差分結構的原因
3.反饋之類，如：負反饋的優點（頻寬變大）
4.頻率響應，如：怎麼才算是穩定的，如何改變頻響曲線的幾個方法
5.鎖相環電路組成，振盪器（比如用d觸發器如何搭）
6.a/d電路組成,工作原理
如果公司做高頻電子的，可能還要rf知識，調頻，鑒頻鑑相之類，不一一枚舉
太底層的mos管物理特**覺一般不大會作為筆試面試題，因為全是微電子物理，公
式推導太羅索，除非面試出題的是個老學究
ic設計的話需要熟悉的軟體: cadence, synopsys, advant，unix當然也要大概會操
作 實際工作所需要的一些技術知識(面試容易問到)
如電路的低功耗，穩定，高速如何做到，調運放，布版圖注意的地方等等,一般會針
對簡歷上你所寫做過的東西具體問，肯定會問得很細（所以別把什麼都寫上，精通之類的
詞也別用太多了），這個東西各個人就不一樣了，不好說什麼了。
2.數位電路設計
當然必問verilog/vhdl，如設計計數器
邏輯方面數位電路的卡諾圖化簡，時序（同步非同步差異），觸發器有幾種（區別，優
點），全加器等等
比如：設計乙個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數
1.畫出fsm（有限狀態機）
2.用verilog程式設計，語法要符合fpga設計的要求
系統方面：如果簡歷上還說做過cpu之類，就會問到諸如cpu如何工作，流水線之類
的問題3.微控制器、dsp、fpga、嵌入式方面（從沒碰過，就大概知道幾個名字胡扯幾句，歡迎拍
磚，也歡迎牛人幫忙補充）
如微控制器中斷幾個/型別，編中斷程式注意什麼問題
dsp的結構（馮.諾伊曼結構嗎？）
嵌入式處理器型別(如arm)，作業系統種類（vxworks,ucos,wince,linux），作業系統方
面偏cs方向了，在cs篇裡面講了
4.訊號系統基礎
拉氏變換與z變換公式等類似東西，隨便翻翻書把
如.h(n)=-a*h(n-1)+b*δ(n)a.求h(n)的z變換b.問該系統是否為穩定系統c.寫出f
ir數字濾波器的差分方程
以往各種筆試題舉例
利用4選1實現f(x,y,z)=xz+yz'
用mos管搭出乙個二輸入與非門。 用傳輸門和倒向器搭乙個邊沿觸發器
用運算放大器組成乙個10倍的放大器
微波電路的匹配電阻。
名詞解釋，無聊的外文縮寫罷了，比如pci、ecc、ddr、interrupt、pipeline
irq,bios,usb,vhdl,vlsi vco(壓控振盪器) ram (動態隨機儲存器)，fir iir dft(離散
傅利葉變換）
或者是中文的，比如 a量化誤差b.直方圖c.白平衡
共同的注意點
1.一般情況下，面試官主要根據你的簡歷提問，所以一定要對自己負責，把簡歷上的東
西搞明白；
2.個別招聘針對性特別強，就招目前他們確的方向的人，這種情況下，就要投其所好，
盡量介紹其所關心的東西。
3.其實技術面試並不難，但是由於很多東西都忘掉了，才覺得有些難。所以最好在面試
前把該看的書看看。
4.雖然說技術面試是實力的較量與體現，但是不可否認，由於不用面試官/公司所專領域
及愛好不同，也有面試也有很大的偶然性，需要冷靜對待。不能因為被拒，就否認自己
或責罵公司。
5.面試時要take it easy，對越是自己鍾情的公司越要這樣。
數位電路
1、同步電路和非同步電路的區別是什麼？（仕蘭微電子）
2、什麼是同步邏輯和非同步邏輯？（漢王筆試）
同步邏輯是時鐘之間有固定的因果關係。非同步邏輯是各時鐘之間沒有固定的因果關係。
電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的「開始」和「完成」訊號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可復用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而intel pentium 4處理器設計，也開始採用非同步電路設計。
非同步電路主要是組合邏輯電路，用於產生位址解碼器、ｆｉｆｏ或ｒａｍ的讀寫控制訊號脈衝，其邏輯輸出與任何時鐘訊號都沒有關係，解碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同乙個時鐘ｃｌｋ，而所有的狀態變化都是在時鐘的上公升沿(或下降沿)完成的。
3、什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？（漢王筆試）
線與邏輯是兩個輸出訊號相連可以實現與的功能。在硬體上，要用oc門來實現（漏極或者集電極開路），由於不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出埠應加乙個上拉電阻。（線或則是下拉電阻）
4、什麼是setup 和holdup時間？（漢王筆試）
5、setup和holdup時間,區別.（南山之橋）
6、解釋setup time和hold time的定義和在時鐘訊號延遲時的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，並說明解決辦法。（威盛via
2003.11.06 上海筆試試題）
setup/hold time 是測試晶元對輸入訊號和時鐘訊號之間的時間要求。建立時間是指觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間。輸入訊號應提前時鐘上公升沿（如上公升沿有效）t時間到達晶元，這個t就是建立時間-setup time.
如不滿足setup time,這個資料就不能被這一時鐘打入觸發器，只有在下乙個時鐘上公升沿，資料才能被打入觸發器。保持時間是指觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間。如果hold time不夠，資料同樣不能被打入觸發器。
建立時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，資料訊號需要保持不變的時間。保持時間是指時鐘跳變邊沿後資料訊號需要保持不變的時間。
如果不滿足建立和保持時間的話，那麼dff將不能正確地取樣到資料，將會出現
metastability的情況。如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數字邏輯中的競爭和冒險的理解，並舉例說明競爭和冒險怎樣消除。（仕蘭微
電子）9、什麼是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）
在組合邏輯中，由於門的輸入訊號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布林式中有相反的訊號則可能產生競爭和冒險現象。
解決方法：一是新增布林式的消去項，二是在晶元外部加電容。
10、你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？（漢王筆試）
常用邏輯電平：12v，5v，3.3v；ttl和cmos不可以直接互連，由於ttl是在0.3-3.6v之
間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需
要在輸出埠加一上拉電阻接到5v或者12v。
cmos的高低電平分別為:vih>=0.7vdd,vil<=0.3vdd;voh>=0.9vdd,vol<=0.1vdd.
ttl的為:vih>=2.0v,vil<=0.8v;voh>=2.4v,vol<=0.4v.
用cmos可直接驅動ttl;加上拉後,ttl可驅動cmos.
11、如何解決亞穩態。（飛利浦－大唐筆試）
亞穩態是指觸發器無法在某個規定時間段內達到乙個可確認的狀態。當乙個觸發器進入亞穩態時，既無法**該單元的輸出電平，也無法**何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿訊號通道上的各個觸發器級聯式傳播下去。
解決方法：
1 降低系統時鐘
2 用反應更快的ff
3 引入同步機制，防止亞穩態傳播
4 改善時鐘質量，用邊沿變化快速的時鐘訊號
關鍵是器件使用比較好的工藝和時鐘週期的裕量要大。
12、ic設計中同步復位與非同步復位的區別。（南山之橋）
同步復位在時鐘沿採復位訊號，完成復位動作。非同步復位不管時鐘，只要復位訊號滿足條件，就完成復位動作。 非同步復位對復位訊號要求比較高，不能有毛刺，如果其與時鐘關係不確定，也可能出現亞穩態。
13、moore 與 meeley狀態機的特徵。（南山之橋）
moo re 狀態機的輸出僅與當前狀態值有關, 且只在時鐘邊沿到來時才會有狀態變化. mealy 狀態機的輸出不僅與當前狀態值有關, 而且與當前輸入值有關, 這
14、多時域設計中,如何處理訊號跨時域。（南山之橋）
不同的時鐘域之間訊號通訊時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發器的亞穩態訊號對下級邏輯造成影響，其中對於單個控制訊號可以用兩級同步器，如電平、邊沿檢測和脈衝，對多位訊號可以用fifo,雙口ram，握手訊號等。
跨時域的訊號要經過同步器同步，防止亞穩態傳播。例如：時鐘域1中的乙個訊號，要送到時鐘域2，那麼在這個訊號送到時鐘域2之前，要先經過時鐘域2的同步器同步後，才能進入時鐘域2。
這個同步器就是兩級d觸發器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個訊號，可能不滿足時鐘域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關係，是非同步的。這樣做只能防止亞穩態傳播，但不能保證採進來的資料的正確性。
所以通常只同步很少位數的訊號。比如控制訊號，或位址。當同步的是位址時，一般該位址應採用格雷碼，因為格雷碼每次隻變一位，相當於每次只有乙個同步器在起作用，這樣可以降低出錯概率，象非同步fifo的設計中，比較讀寫位址的大小時，就是用這種方法。
如果兩個時鐘域之間傳送大量的資料，可以用非同步fifo來解決問題。
15、給了reg的setup,hold時間，求中間組合邏輯的delay範圍。（飛利浦－大唐筆試）
delay < period - setup – hold
16、時鐘週期為t,觸發器d1的暫存器到輸出時間最大為t1max，最小為t1min。組合邏輯電路最大延遲為t2max,最小為t2min。問，觸發器d2的建立時間t3和保持時間應滿足什麼條件。
（華為）
t3setup>t+t2max,t3hold>t1min+t2min
17、給出某個一般時序電路的圖，有tsetup,tdelay,tck->q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表示式。（威盛via 2003.11.
06 上海筆試試題）
t+tclkdealy>tsetup+tco+tdelay;
thold>tclkdelay+tco+tdelay;
18、說說靜態、動態時序模擬的優缺點。（威盛via 2003.11.06 上海筆試試題）
靜態時序分析是採用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算訊號在這些路徑上的傳播延時，檢查訊號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且執行速度很快、占用記憶體較少，不僅可以對晶元設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優化設計，因此靜態時序分析已經越來越多地被用到數字積體電路設計的驗證中。
動態時序模擬就是通常的**，因為不可能產生完備的測試向量，覆蓋門級網表中的每一條路徑。因此在動態時序分析中，無法暴露一些路徑上可能存在的時序問題；
19、乙個四級的mux,其中第二級訊號為關鍵訊號如何改善timing。（威盛via
2003.11.06 上海筆試試題）
關鍵：將第二級訊號放到最後輸出一級輸出，同時注意修改片選訊號，保證其優先順序未被修改。
20、給出乙個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什麼，還問給出輸入，使得輸出依賴於關鍵路徑。（未知）
硬體公司部分筆試題
nvidia asic design 1.設計a 9 0 1101.10111的電路，要求用盡可能少的門 2.設計位址生成器，要求依次輸出以下序列 0,8,2,10,4,12,15,16,24,18,26,31,32,40,34,42,47,48,56,50,58,63,64,72,66,76,79...
46家公司筆試面試題
sony筆試題 1 完成下列程式 include define n 8 int main 解答 include define n 8 int main printf n return 0 2 完成程式，實現對陣列的降序排序 include void sort int main 數字任 意給出 sor...
linux arm筆試面試題
填空題1.在linux系統中，以方式訪問裝置 2.linux核心引導時，從檔案中讀取要載入的檔案系統。3.linux檔案系統中每個檔案用來標識。4.全部磁碟塊由四個部分組成，分別為 5.鏈結分為 和 6.超級塊包含了和等重要的檔案系統資訊。7.某檔案的許可權為 drw r r 用數值形式表示該許可權...