nvidia asic design
1. 設計a[9:0]*1101.10111的電路，要求用盡可能少的門
2. 設計位址生成器，要求依次輸出以下序列：
0,8,2,10,4,12,...,15,
16,24,18,26,...,31,
32,40,34,42,...,47,
48,56,50,58,...,63,
64,72,66,76,...,79
3. 什麼是cts？為什麼要cts？
4. 5. 四道true or false
6. 7. 問圖中clock gating有什麼問題？如何改良？
8. 讀report_timing的表，回答：
1)是setup time report還是hold time report?
2)時鐘頻率多少？
9. 溫度上公升or下降時效能下降，問降低vdd和降低頻率去改良首選那種？why？
10. 詳細論述為什麼clock gating可以降低功耗?
第一部分5道技術題
前兩道verilog的題目,我題都看明白了,但是不太懂,憑藉以前上vhdl幾節課的經驗隨便寫寫乙個是給兩組code,讓你比較哪個好,第二個比第乙個多判定一次
always @(count)好像
另乙個是優化**節約硬體成本
第三題是 layout算電流,看看是不是超過一定數值,是不是會引起elctromigration,大概是電子躍遷?我也塗了一點
amd2 hardware 10道簡答題
1個有緣rc迴路的電流方程 us=uc+ duc/dt *rc ?
常見的計算機匯流排有什麼
sram,dram,sdram,ddr都是什麼
序列匯流排，並行匯流排哪個更時髦
設計電路，那個判斷圓盤旋轉方向的題
如何用d-type flip flop設計頻域電路
給了乙個邏輯表，設計相應的電路
IT硬體公司筆試面試題
面試 電子工程 ee 電路方面 電子工程 ee 電路方面 偏底層電路級別 1.模擬電路設計 基礎知識 筆試時候容易遇到的題目 1.最基本的如三極體曲線特性 太低極了點 2.基本放大電路，種類，優缺點，特別是廣泛採用差分結構的原因 3.反饋之類，如 負反饋的優點 頻寬變大 4.頻率響應，如 怎麼才算是...
各大公司的硬體筆試題
作者 發布時間 漢王筆試 下面是一些基本的數位電路知識問題，請簡要回答之。a 什麼是setup和holdup時間？b 什麼是競爭與冒險現象？怎樣判斷？如何消除？c 請畫出用d觸發器實現2倍分頻的邏輯電路？d 什麼是 線與 邏輯，要實現它，在硬體特性上有什麼具體要求？e 什麼是同步邏輯和非同步邏輯？f...
500強企業面試硬體筆試題
漢王筆試 1.什麼是建立時間和保持時間？建立時間 setup time 和保持時間 hold time 建立時間是指在觸發器時鐘沿到來前，資料訊號保持不變的時間。保持時間是指在觸發器時鐘沿到來以後，資料訊號保持不變的時間。如果不滿足建立和保持時間的話，那麼dff將不能正確地取樣到資料，將會出現met...