2、有時候兩個晶元的引腳(如晶元a 的引腳 1,晶元b 的引腳 2)可以直接相連，有時候引腳之間(如a-1 和 b-2)之間卻要加上一片電阻，如 22歐，請問這是為什麼？這個電阻有什麼作用？電阻阻值如何選擇？
3、藕合電容如何布置？有什麼原則？是不是每個電源引腳布置一片 0.1μf？有時候看到 0.1μf 和 10μf 聯合起來使用，為什麼？
4、所謂 5v ttl 器件、5v cmos 器件是指什麼含義？是不是說該器件電源接上 5v，其引腳輸出或輸入電平就是 5v ttl 或者 5v cmos？
[答]：
1、電阻電容的封裝與元件的規格有關，簡而言之，對於電阻，封裝與阻值（容值）和功率有關，功率越大，封裝尺寸越大；對於電容，封裝與容值和耐壓有關，容值和耐壓越高，封裝尺寸越大。經驗之談，0603 封裝的電容，容值最大為 225（2.2μf），10μf 的電容，應該沒有 0805 的封裝，而 3216，3528 的封裝與耐壓和材料有關，建議你根據具體元件參考相應的 datasheet。
2、在晶元的引腳連線之間串入電阻，多見於訊號傳輸上，電阻的作用是防止串擾，提高傳輸成功率，有時也用來作為防止浪湧電流。電阻值一般較小，低於 100 歐姆。
3、藕合電容應盡可能靠近電源引腳。耦合電容在電源和地之間的有兩個作用：一方面是蓄能電容，避免由於電流的突變而使電壓下降，相當於濾紋波，故又稱為去藕。
另一方面旁路掉該器件的高頻雜訊，故又稱為旁路。數位電路中典型的去耦電容值是 0.1μf。
這個電容的分布電感的典型值是 5μh。0.1μf 的去耦電容有 5μh 的分布電感，它的並行共振頻率大約在 7mhz 左右，也就是說，對於 10mhz 以下的雜訊有較好的去耦效果，對 40mhz 以上的雜訊幾乎不起作用。
0.1μf、10μf 的電容併聯使用，共振頻率在 20mhz 以上，去除高頻雜訊的效果要好一些，較好的兼顧了去藕和旁路。經驗上，每 10 片左右 ic 要加一片 1 個耦合電容，可選 1μf 左右。
最好不用鋁電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結構在高頻時表現為電感。要使用鉭電容或聚碳酸酯電容。去耦電容的選用，可按 c="1"/f， 10mhz 取 0.
1μf，100mhz 取 0.01μf。
4、泛泛地講，5v ttl 器件和 5v cmos 器件統稱為 5v 器件，可以講該器件電源接上 5v，其引腳輸出或輸入電平就是 5v ttl 或者 5v cmos。但 ttl 和 cmos 器件由於材料的不同，導致其驅動能力、功耗、上公升時間、開關速度等引數迥異，分別適用不同的場合。
[問]：
1、我是剛學習微控制器系統設計的，感覺有很多地方都是按經驗值來選擇電阻電容的。比如，去藕電容一般是 0.1μf，上下拉電阻一般是 4.
7k--10k，晶振起振電路電容好像一般為 22pf；還有，電阻的封裝選擇說是要按功率來說，可是怎麼計算具體需要多大功率的電阻呢?我看很多設計中好像就是經驗，大多使用 0805 或者 0603，電容好像也差不多，耐壓電壓稍微選大點應該就沒問題？
2、usb插座電路，有乙個電容：0.01μf/2kv，有這麼高的耐壓電壓電容嗎？為什麼在這裡需要使用這麼高的耐壓電容？
3、何謂扇入、扇出、扇入係數及扇出係數？
[答]：
1、關於電容的選擇，與頻率關係較為密切。以晶振的匹配電容為例，主要用來匹配晶體和振盪電路使電路易於啟振並處於合理的激勵態下，對頻率也有一定的「微調」作用，若頻率為 11.0592mhz，則該電容取30pf；當頻率為 22.
0184mhz，則取 22pf。另外，上拉電阻一般取值是4.7--10k，而下拉電阻一般取值是 10k--100k。
至於電阻的額定功率的選擇，一般取 0.25w 或 0.125w，此時封裝多為 0805 或者 0603；但若用於電流檢測或限流作用時，需取 0.
5w--3w，封裝尺寸肯定大了，3216，3528 都有可能。
2、0.01μf/2kv，多數為陶瓷電容或聚丙烯電容，應是安規電容，用於電源濾波器，起emc及濾波作用。所謂的安規電容，是指用於這樣的場合：
即電容器失效後，不會導致電擊，不危及人身安全。
3、扇入係數，是指閘電路允許的輸入端數目。一般閘電路的扇入係數 nr 為 1--5，最多不超過 8。若晶元輸入端數多於實際要求的數目，可將晶元多餘輸入端接高電平(+5v)或接低電平(gnd)。
扇出係數，是指乙個門的輸出端所驅動同型別門的個數，或稱負載能力。一般閘電路的扇出係數 nc 為 8，驅動器的扇出係數 nc 可達 25。nc 表徵了閘電路的負載能力。
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