數字秒錶的設計

目錄1 引言 1

1.1 課程設計的目的 1

1.2 課程設計的內容 1

2 eda、vhdl簡介 1

2.1 eda技術 1

2.2 硬體描述語言——vhdl 2

3設計過程 4

3.1 設計規劃 4

3.2 各模組的原理及其程式 4

3.2.1控制模組 5

3.2.2時基分頻模組 5

3.2.3計時模組 6

3.2.4顯示模組 7

4系統** 9

結束語 13

致謝 14

參考文獻 15

附錄 16

1 引言

在科技高度發展的今天，積體電路和計算機應用得到了高速發展。尤其是計算機應用的發展。它在人們日常生活已逐漸嶄露頭角。大多數電子產品多是由計算機電路組成，

如：手機、***等。而且將來的不久他們的身影將會更頻繁的出現在我們身邊。

各種家用電器多會實現微電腦技術。電腦各部分在工作時多是一時間為基準的。本文就是基於計算機電路的時鐘脈衝訊號、狀態控制等原理設計出的數字秒錶。

秒錶在很多領域充當乙個重要的角色。在各種比賽中對秒錶的精確度要求很高，尤其是一些科學實驗。他們對時間精確度達到了幾納秒級別。

1.1 課程設計的目的

本次設計的目的就是在掌握eda實驗開發系統的初步使用基礎上，了解eda技術，對計算機系統中時鐘控制系統進一步了解，掌握狀態機工作原理，同時了解計算機時鐘脈衝是怎麼產生和工作的。在掌握所學的計算機組成與結構課程理論知識時。通過對數字秒錶的設計，進行理論與實際的結合，提高與計算機有關設計能力，提高分析、解決計算機技術實際問題的能力。

通過課程設計深入理解計算機結構與控制實現的技術，達到課程設計的目標。

1.2 課程設計的內容

利用vhdl語言設計基於計算機電路中時鐘脈衝原理的數字秒錶。該數字秒錶能對

0秒～59分59.99秒範圍進行計時，顯示最長時間是59分59秒。計時精度達到10ms。

設計了復位開關和啟停開關。復位開關可以在任何情況下使用，使用以後計時器清零，並做好下一次計時的準備。

2 eda、vhdl簡介

2.1 eda技術

eda是指以計算機為工作平台，融合了應用電子技術、計算機技術、智慧型化技術的最新成果而開發出的電子cad通用軟體包，它根據硬體描述語言hdl完成的設計檔案，自動完成邏輯編譯、化簡、分割、綜合、優化、布局佈線及**，直至完成對於特定目標晶元的適配編譯、邏輯對映和程式設計**等工作。目前eda主要輔助進行三個方面的設計工作：ic設計、電子電路設計和pcb設計。

沒有eda技術的支援，想要完成超大規模積體電路的設計製造是不可想象的；反過來，生產製造技術的不斷進步又必將對eda技術提出新的要求。

2.2 硬體描述語言——vhdl

★ vhdl的簡介

vhdl語言是一種用於電路設計的高階語言。它在80年代的後期出現。最初是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使用範圍較小的設計語言。

但是，由於它在一定程度上滿足了當時的設計需求，於是他在2023年成為a i/ieee的標準（ieee std 1076-1987）。2023年更進一步修訂，變得更加完備，成為a i/ieee的a i/ieee std 1076-1993標準。目前，大多數的cad廠商出品的eda軟體都相容了這種標準。

自ieee公布了vhdl的標準版本，ieee-1076（簡稱87版)之後，各eda公司相繼推出了自己的vhdl設計環境，或宣布自己的設計工具可以和vhdl介面。此後vhdl在電子設計領域得到了廣泛的接受，並逐步取代了原有的非標準的硬體描述語言。2023年，ieee對vhdl進行了修訂，從更高的抽象層次和系統描述能力上擴充套件vhdl的內容，公布了新版本的vhdl，即ieee標準的1076-1993版本，（簡稱93版）。

現在，vhdl和verilog作為ieee的工業標準硬體描述語言，又得到眾多eda公司的支援，在電子工程領域，已成為事實上的通用硬體描述語言。有專家認為，在新的世紀中，vhdl於verilog語言將承擔起大部分的數字系統設計任務。

★ vhdl語言的特點

vhdl的程式結構特點是將一項工程設計，關於用vhdl和原理圖輸入進行cpld/fpga設計的粗略比較：在設計中，如果採用原理圖輸入的設計方式是比較直觀的。你要設計的是什麼，你就直接從庫中調出來用就行了。

這樣比較符合人們的習慣。在對乙個設計實體定義了外部介面後，一旦其內部開發完成後，其他的設計就可以直接呼叫這個實體。這種將設計實體分成內外部分的概念是vhdl系統設計的基本點。

應用vhdl進行工程設計的優點是多方面的。

（1）與其他的硬體描述語言相比，vhdl具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬體描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。

（2）vhdl豐富的**語句和庫函式，使得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行**模擬。

（3）vhdl語句的行為描述能力和程式結構決定了他具有支援大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效，高速的完成必須有多人甚至多個代發組共同並行工作才能實現。

（4）對於用vhdl完成的乙個確定的設計，可以利用eda工具進行邏輯綜合和優化，並自動的把vhdl描述設計轉變成門級網表。

（5）vhdl對設計的描述具有相對獨立性，設計者可以不懂硬體的結構，也不必管理最終設計實現的目標器件是什麼，而進行獨立的設計。

★ vhdl的設計流程

它主要包括以下幾個步驟：

1.文字編輯：

用任何文字編輯器都可以進行，也可以用專用的hdl編輯環境。通常vhdl檔案儲存為.vhd檔案，verilog檔案儲存為.v檔案

2.功能**：

將檔案調入hdl**軟體進行功能**，檢查邏輯功能是否正確（也叫前**，對簡單的設計可以跳過這一步，只在佈線完成以後，進行時序**）

3.邏輯綜合：

將原始檔調入邏輯綜合軟體進行綜合，即把語言綜合成最簡的布林表示式。邏輯綜合軟體會生成.edf或.edif 的eda工業標準檔案。

4.布局佈線：

將.edf檔案調入pld廠家提供的軟體中進行佈線，即把設計好的邏輯安放pld/fpga內。

5.時序**：

需要利用在布局佈線中獲得的精確引數，用**軟體驗證電路的時序。（也叫後**）通常以上過程可以都在pld/fpga廠家提供的開發工具。

6.器件程式設計

3設計過程

3.1 設計規劃

本系統設計採用自頂向下的設計方案，系統的整體組裝設計原理圖如圖3-1所示，它主要由控制模組、時基分頻模組，計時模組和顯示模組四部分組成。各模組分別完成計時過程的控制功能、計時功能與顯示功能。

3.2 各模組的原理及其程式

本系統設計由控制模組、時基分頻模組，計時模組和顯示模組四部分組成。各模組實現秒錶不同的功能。圖3-2就是整個系統原理圖。

3.2.1控制模組

計時模組的作用是針對計時過程進行控制。計時控制模組可用倆個按鈕來完成秒錶的啟動、停止和復位。部分源程式如下：

library ieee;

useuseentity ctrl is

port( clr,clk,sp:in std_logic;

en :out std_logic);

……………………

………………………

com:process(sp,current_state)

begin

end if;

end process;

end beh**e;

3.2.2時基分頻模組

時基分頻模組的作用把輸入時鐘訊號變為分頻輸出訊號。源程式：

library ieee;

useuseentity cb10 is

port( clk: in std_logic;

co : out std_logic);

end cb10;

architecture art of cb10 is

signal count:std_logic_vector (3 downto 0);

begin

process(clk)

begin

if rising_edge(clk)then

if count="1001"then

count<="0000";

co<='1';

else

count<=count+1;

co<='0';

end if;

end process;

end art;

3.2.3計時模組

計時模組執行計時功能，計時方法和計算機一樣是對標準時鐘脈衝計數。他是由四

個十進位制計數器和倆個六進製制計數器構成，其中毫秒位、十毫秒位、秒位和分位採用十進位制計數器，十秒位和十分位採用六進製制計數器。源程式：

①.十進位制計數器

library ieee;

useuseentity cdu10 is

port( clk:in std_logic;

clr,en:in std_logic;

cn :out std_logic;

count10:out std_logic_vector(3 downto 0));

end cdu10;

end if;

end process;

end art;

②六進製制計數器

library ieee;

useuseentity cdu6 is

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