課程名稱： eda技術與fpga應用設計
實驗專案： 1位全加器
2023年 6 月 22 日
1、實驗目的
1 熟悉ispdesignexpert system、quartus原理圖設計流程的全過程。
2 學習簡單組合電路的設計方法、輸入步驟。
3 學習層次化設計步驟。
4 學習eda設計的**和硬體測試方法。
2、實驗原理
1位全加器可以由2個半加器及1個或門連線而成，因此首先完成如圖的半加器設計。
使用原理圖輸入的方法先進行底層半加器設計，在建立上層全加器設計檔案，呼叫半加器和或門符號，連線完成原理設計。
半加器原理圖
全加器原理圖
三、主要儀器裝置
isp design expert軟體，fpga配置儲存晶元，硬體電路板。
四、 實驗步驟
（1）啟動isp design expert軟體，並創立半加器設計專案和選擇器件isplsi 1016e。
（2）新增原理圖輸入原始檔
（3）根據上圖新增半加器中的元件符號和輸入輸出符號，然後連線，畫好半加器。
（4）將圖形中半加器的新增輸入輸出埠並鎖定引腳。
（5）畫出半加器的**波形。
（6）刪掉半加器的輸入輸出埠鏈結和引腳，將半加器變成模組的形式並儲存。
（7）再把半加器當作元件，按照原理圖鏈結。
（8）根據圖形標記輸入輸出和鎖定引腳
（9）儲存所完成的全加器圖
（10）建立波形**原始檔，分別進行功能和時序**
（11）接好程式設計電纜，選擇scan board命令。完成乙個包含菊花鏈中所有器件的基本結構檔案。
（12）新增jedec檔案和器件程式設計。
（13）根據鎖定的引腳觀察實驗板上相應的led燈的變化
5、實驗結果及分析
設計校驗過程：
功能**：在設計輸入階段，進行邏輯功能驗證，稱為功能**或前**。
時序**：在選擇了具體器件並完成布局佈線方案後進行的時序**稱為後**或延時**。由於不同器件的內部延時不一樣，不同的布局、佈線方案也給延遲造成了很大的影響，因此在設計處理以後，分析時序關係，估計設計的效能以及檢查和消除競爭冒險等是必要的。
全加器真值表
半加器電路圖
全加器電路圖
全加器功能**圖：
全加器時序**圖：
根據真值表實驗板驗證結果正確。由波形圖觀察得證正確，時序**有一定的延時。
六、實驗心得
這個實驗是我第一次接觸isp design expert system這個軟體。開始時按照步驟一步一步做，但因為對該軟體不熟悉，所以做得比較慢。此次實驗加深了對這個軟體的功能的認識與操作流程的熟悉程度，以及設計一位全加器的基本思想與設計方案。
一位全加器的版圖設計
暴鑫 1152613 一 實驗名稱 二 實驗目的與內容 繪製電路圖 理解instance 電路的層次結構 cdf引數 sheet等概念 掌握從電路圖抽取網表後用於hspice 的方法 理解電路設計的概念 對1位全加器進行電路設計與 進一步掌握virtuoso軟體使用和版圖設計技巧。進行一位加法器的版...
EDA五位乘法器
創新精神和實踐能力二者之中，實踐能力是基礎和根本。這是由於創新基於實踐 源於實踐，實踐出真知，實踐檢驗真理。實踐活動是創新的源泉，也是人才成長的必由之路。通過課程設計的鍛鍊，要求學生掌握電路的一般設計方法，具備初步的獨立設計能力，提高綜合運用所學的理論知識獨立分析和解決問題的能力，培養學生的創新精神...
11EDA1班雷鋒月活動總結
雷鋒月活動總結2011級eda1班 2012年3月23日 2012年雷鋒月活動總結 11級eda1班 三月的中旬天氣格外的陰雨連綿 風雪交加，然而就在這意外的天氣同學們用自己的熱情融入到了雷鋒月的活動中去了，風雨過後，往往會迎來好天氣和好心情，月末的三月卻顯得晴朗無比，同學們在雷鋒月積極主動，雷鋒月...