暴鑫-1152613
一． 實驗名稱
二． 實驗目的與內容
繪製電路圖：理解instance、電路的層次結構、cdf引數、sheet等概念；掌握從電路圖抽取網表後用於hspice**的方法；理解電路設計的概念；對1位全加器進行電路設計與**；進一步掌握virtuoso軟體使用和版圖設計技巧。進行一位加法器的版圖設計。
進一步掌握使用dracula進行drc、lvs的方法；完成一位全加器版圖驗證。
三． 實驗相關知識
1. 一位全加器
一位全加器是計算a、b、cin（進製訊號輸入）三個二進位制數相加的結果，得出sum（和）、cout（進製輸出）
2. 反相器
是數字邏輯中實現邏輯非的邏輯門
反相器的版圖如下
四． 實驗步驟
1.完成了一位加法器電路的電路設計、電路圖輸入、電路**。
2.在版圖設計階段，就是將完成的電路的版圖繪製完成。
3.一位全加器版圖的drc、lvs檢查。
五．實驗結果
版圖做出來是這個樣子的
然後進行驗證後出現了很多錯誤
改了很久還是有錯誤，最後就放棄掉了tat
還是對版圖設計規則的不熟悉，不熟練
通過hspice**得到反相器的輸入輸出波形：
一位全加器的電路圖：
用hspice**上述電路得到的結果
五． 實驗體會
這個實驗做了好幾周，耗時也是非常長，對這個實驗實在是印象相當深刻。剛開始的時候自己畫版圖，花了半天也就把反相器的畫出來了，然後發現二選一和反相器在庫裡面都是有的。於是就放棄了自己創作，用庫裡面的原件去畫，三個二選一，三個反相器。
看了月勇的布局以後就模仿他的做了，基本我倆的版圖是一樣的，因為後來我拷到u盤中的檔案壞了，用了他的半成品進行版圖最後的鏈結，但是驗證時候除了許多問題，大部分都是尺寸問題，有的會改，但是有的地方就不知道該怎麼下手，一點頭緒都沒有。還是在做實驗的時候有的偷懶，結果到了最後的期限發現自己在版圖設計這方面很不熟練。最後改錯改不出來了也就放棄了tat，後面的一致性檢測我也就沒有進行下去，目測就算錯誤檢查完也不會match。
這個實驗還是非常的實用，我們以後在設計元器件，設計電路時候都會用到，熟練這個操作平台進行版圖設計都是非常必須的。雖然後面兩節課是韓老師帶我們上的，但我還是比較喜歡張老師的詼諧幽默= =謝謝老師的悉心教導，以後試驗都會好好做，不再偷懶了= =
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