layout主要工作注意事項
● 畫之前的準備工作
● 與電路設計者的溝通
● layout 的金屬線尤其是電源線、地線
● 保護環
● 襯底雜訊
● 管子的匹配精度
一、 layout 之前的準備工作
1、 先估算晶元面積
先分別計算各個電路模組的面積，然後再加上模組之間走線以及埠引出等的面積，即得到晶元總的面積。
2、 top-down 設計流程
先根據電路規模對版圖進行整體布局，整體布局包括：主要單元的大小形狀以及位置安排；電源和地線的布局；輸入輸出引腳的放置等；統計整個晶元的引腳個數，包括測試點也要確定好，嚴格確定每個模組的引腳屬性，位置。
3、 模組的方向應該與訊號的流向一致
每個模組一定按照確定好的引腳位置引出之間的連線
4、 保證主訊號通道簡單流暢，連線盡量短，少拐彎等。
5、 不同模組的電源，地線分開，以防干擾，電源線的寄生電阻盡可能較小，避免各模組的電源電壓不一致。
6、 盡可能把電容電阻和大管子放在側旁，利於提高電路的抗干擾能力。
二、 與電路設計者的溝通
搞清楚電路的結構和工作原理明確電路設計中對版圖有特殊要求的地方
包含內容：（1）確保金屬線的寬度和引線孔的數目能夠滿足要求（各通路在典型情況和最壞情況的大小）尤其是電源線盒地線。
（2）差分對管，有源負載，電流鏡，電容陣列等要求匹配良好的子模組。
（3）電路中mos管，電阻電容對精度的要求。
（4）易受干擾的電壓傳輸線，高頻訊號傳輸線。
三、layout 的金屬線尤其是電源線，地線
1、根據電路在最壞情況下的電流值來確定金屬線的寬度以及接觸孔的排列方式和數目，以避免電遷移。
電遷移效應：是指當傳輸電流過大時，電子碰撞金屬原子，導致原子移位而使金屬斷線。
在接觸孔周圍，電流比較集中，電遷移更容易產生。
2、避免天線效應
長金屬（面積較大的金屬）在刻蝕的時候，會吸引大量的電荷，這時如果該金屬與管子柵相連，可能會在柵極形成高壓，影響柵養化層質量，降低電路的可靠性和壽命。
解決方案：（1）插乙個金屬跳線來消除（在低層金屬上的天線效應可以通過在頂層金屬層插入短的跳線來消除）。
（2）把低層金屬導線連線到擴散區來避免損害。
3、晶元金屬線存在寄生電阻和寄生電容效應
寄生電阻會使電壓產生漂移，導致額外的雜訊的產生
寄生電容耦合會使訊號之間互相干擾
關於寄生電阻：
（1）映象電流鏡內部的電晶體在版圖上放在一起，然後通過連線引到各個需要供電的版圖。
（2）加粗金屬線
（3）存在對稱關係的訊號的連線也應該保持對稱，使得訊號線的寄生電阻保持相等。
關於寄生電容：
（1） 避免時鐘線和訊號線的重疊
（2） 兩條訊號線應避免長距離平行，訊號線之間交叉對彼此的影響比二者平行要小
（3） 輸入訊號線和輸出訊號線應該避免交叉
（4） 對於易受干擾的訊號線，在兩側加地線保護
（5） 模擬電路的數字部分需要嚴格的隔離開
四、保護環
1、避免閂鎖效應
最常見的latch up 誘因是電源，地的瞬態脈衝。這種瞬態脈衝可能產生原因是瞬態電源中斷等。它可能會使引腳電位高於vdd或低於vss，容易發生latch-up，因此，對於電路中有連線到電源和地的mos管，周圍需要加保護環。
2、容易發生latch-up的地方：任何不與power, supply, substrate 相連的引腳都有可能，所以精度要求高時，要檢視是否有引腳引線既不連power，supply，也不連substrate ，凡是和這樣的引線相連的源區，漏區都要接保護環。
3、保護環要起到有效的作用就應該使保護環寬度較寬，電阻較低而且用深擴散材料。
4、n管的周圍應該加吸引少子電子的n型保護環（n-sub），n-sub連線vdd
p管的周圍應該加吸收少子空穴的p型保護環（p-sub），p-sub連線vss
雙環對少子的吸收效果比單環好
五、襯底雜訊
1、襯底雜訊產生原因
源漏襯底pn結正嚮導通，或者電源連線節點引入的串擾，使得襯底電位會產生抖動偏差。
2、解決方法：
（1）對於輕摻雜的襯底要用保護環把敏感電路包圍起來
（2）把gnd和襯底在片內連在一起，然後由一條線連到片外的全域性地線使得gnd 和襯底的跳動一致，也可以消除襯底雜訊。
（3）場遮蔽作用：每個block 外圍一層金屬，使每單元模組同電勢而且模組之間不相互影響。
3、襯底可靠電位的連線
（1）盡量把襯底與電源的接觸孔的位置和該位置管子的襯底注入極的距離縮小，距離越近越好，因為這種距離的大小襯底電位偏差影響非常大。
（2）把襯底接觸孔的位置增多，盡量多打孔，保證襯底與電源的接觸電阻較小。
六、管子的匹配精度
1、電流成比例的mos管，應使電流方向一致，版圖中電晶體方向相同。
2、配置dummy器件，使版圖周圍環境一致，結構更加對稱。
3、在處理匹配性要求高的對管時，採用交叉對稱的結構比較好。
4、mos管的匹配主要有四方面影響因素
柵面積：匹配度與有源區面積（s=w*l）成反比關係
柵氧化層厚度：一般柵氧化層的管子匹配度較高
溝道長度調製：管子的不匹配與vgs的不匹配成正比與溝道長度成反比。
方向：沿電晶體不同軸向製作的管子的遷移率不同，這就影響管子跨導的匹配度，把需要匹配的管子放在乙個cell 中，避免因旋轉cell 而產生方向不一致。
5、dummy器件的詳細描述
如果周邊環境不同，會使工藝中的刻蝕率不同。比如，線寬大，刻蝕率大，刻蝕的快慢會影響電阻等電學引數。例子：
尺寸較大的管子被拆成小管子併聯時，要在兩端的小管子的柵旁加上dummy gate，這樣可以保證比較精確的電流匹配，而且這種dummy gate 的寬度可以比實際的柵寬小，各個小管子的gate 最好用metal 聯起來，如果用poly 連會引起刻蝕率的偏差。
6、主要單元電路的匹配
差分對管位置和連線長短都要對稱，能合為一條線的連線就要合。差分對主要使vgs匹配，而電流鏡主要使id匹配。
7、 mos管匹配的幾點主要事項：
（1） 接觸孔，metal走線不要放在有源區內，如果metal一定要跨過有源區的話應加入dummy走線。
（2） 最好把匹配管放在遠離深擴散邊緣的地方，至少兩倍結深，n-well屬深擴散，pmos 要放在阱內距阱邊較遠處。
（3） 盡量使用nmos管來做匹配管，因為nmos 管比pmos 管更易達到匹配。
（4） 為避免由梯度引起的mismatch，採用common-centroid layout 同心結構，且盡量緊密，差分對採用cross-coupled pairs（交叉耦合）結構。
（5） 匹配器件要遠離功率器件擺放，功率大於50mw就屬於功率器件。
8、 大功率供電的版圖及寬長比較大的器件的版圖
（1） w較大的管子應折成小單元併聯，原則是每個單元的電阻應小於所有單元連線起來的總和。
（2） 如果折成的單元數過多，應分兩排擺放。
（3） 大功率供電一般出現在有大電流的地方，避免電遷移。
9、 電源線，地線，訊號線的佈線
（1） 不同電路的電源線和地線之間會有一些雜訊影響。模擬電路和數位電路的電源和地，還有一些敏感電路的電源線和地線都需要把它們保護起來，保證它們不相互影響。
（2） 模擬電路和數位電路的gnd要分開。
（3） 電源線，地線上盡量多打孔，以保證nwell的良好接觸和p型襯底良好接地。
（4） 訊號線的佈線：
如果兩條訊號線的走向平行，平行線間的寄生電容會把兩個訊號耦合，產生雜訊。
兩臨近訊號線上的訊號相互影響成為串擾，較少crosstalk方法：採用差分結構把crosstalk 化為公模擾動。
對敏感訊號進行保護：把敏感訊號遮蔽起來
將敏感電路部分與易產生雜訊的地方間距增大。
cadence 快捷鍵
ctrl+a：全選
shift+b：公升到上一級試圖
b：去某一級
ctrl+c：中斷某個指令，一般用esc
shift+c：裁切；首先呼叫命令，選中要裁切的圖形，後畫矩形裁切
ctrl+d：取消選擇
shift+e和e：是控制使用者預設的一些選項
ctrl+f：顯示上層等級hierarchy
shift+f：顯示所有等級
ctrl+g：zoom to grid
g：開關引力吸附到某些節點
i：插入
shift+k：清除標尺
k：標尺
l：標籤工具
m：移動工具
shift+m：合併工具
ctrl+n，shift+n，n：控制線走向的
ctrl+n：先橫後豎
shift+n：直角正交
n：斜45°+正交
shift+o：旋轉工具
o：插入接觸孔
p：畫金屬線
q：開啟設定屬性對話方塊
ctrl+r：重畫
r：矩形工具
ctrl+s：新增拐點，值的path線打彎
shift+s：search 查詢
shift+t：hierachy tree
t：層切換
u：撤銷
v：關聯，將乙個影象關聯到另乙個圖形
ctrl+w：關閉視窗
w：前一試圖
ctrl+x：適合編輯
shift+x：下降一等級
x：在hierarchy 選單中
y：區域複製，可以複製一部分cell
shift+y：貼上
ctrl+z：放大
shift+z：縮小
四．版圖技巧
1．對敏感線的處理
對敏感線來說，至少要做到的是在它的走線過程中盡量沒有其他走線和它交叉。因為走線上的訊號必然會帶來雜訊，交錯糾纏的走線會影響敏感線的訊號。
對於要求比較高的敏感線，則需要做遮蔽。具體的方法是，在它的上下左右都連金屬線，這些線接地。比如我用m3做敏感線，則上下用m2和m4重疊一層，左右用m3走，這些線均接地。
等於把它像電纜一樣包起來。
2．匹配問題的解決
電路中如果需要匹配，則要考慮對稱性問題。比如1：8的匹配，則可以做成3×3的矩陣，「1」的放在正中間，「8」的放在四周。
這樣就是中心對稱。如果是2：5的匹配，則可以安排成aababaa的矩陣。
需要匹配和對稱的電路器件，擺放方向必須一致。周圍環境盡量一致。
3．雜訊問題的處理
雜訊問題處理的最常用方法是在器件周圍加保護環。
nmos管子做在襯底上因此周圍的guardring是pdiff，在版圖上是一層pplus,上面加一層diff，用contact連m1。pdiff接低電位。
pmos管子做在nwell裡面因此周圍的guarding是ndiff，在版圖上先一層nplus，上面加一層diff，用contact連m1。ndiff接高電位。
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