積體電路分析
整合工業的前後道技術：半導體（wafer）製造企業裡面，前道主要是把mos管，三極體作到矽片上，後道主要是做金屬互聯。
積體電路發展：按規模劃分，積體電路的發展已經歷了哪幾代？
參***：
按規模，積體電路的發展已經經歷了：ssi、msi、lsi、vlsi、ulsi及gsi。它的發展遵循摩爾定律
解釋歐姆型接觸和肖特基型接觸。
參***：
半導體表面製作了金屬層後，根據金屬的種類及半導體摻雜濃度的不同，可形成歐姆型接觸或肖特基型接觸。
如果摻雜濃度比較低，金屬和半導體結合面形成肖特基型接觸。
如果摻雜濃度足夠高，金屬和半導體結合面形成歐姆型接觸。
、積體電路主要有哪些基本製造工藝。
參***：
積體電路基本製造工藝包括：外延生長，掩模製造，光刻，刻蝕，摻雜，絕緣層形成，金屬層形成等。
光刻工藝：
光刻的作用是什麼？列舉兩種常用**方式。
參***：
光刻是積體電路加工過程中的重要工序，作用是把掩模版上的圖形轉換成晶圓上的器件結構。
**方式：接觸式和非接觸式
25、簡述光刻工藝步驟。
參***：
塗光刻膠，**，顯影，腐蝕，去光刻膠。
26、光刻膠正膠和負膠的區別是什麼？
參***：
正性光刻膠受光或紫外線照射後感光的部分發生光分解反應，可溶於顯影液，未感光的部分顯影後仍然留在晶圓的表面，它一般適合做長條形狀；負性光刻膠的未感光部分溶於顯影液中，而感光部分顯影後仍然留在基片表面，它一般適合做視窗結構，如接觸孔、焊盤等。常規雙極型工藝需要幾次光刻？每次光刻分別有什麼作用？
參***：
需要六次光刻。第一次光刻--n+隱埋層擴散孔光刻；第二次光刻--p+隔離擴散孔光刻
第三次光刻--p型基區擴散孔光刻；第四次光刻--n+發射區擴散孔光刻；第五次光刻--引線接觸孔光刻；第六次光刻--金屬化內連線光刻
摻雜工藝：
摻雜的目的是什麼？舉出兩種摻雜方法並比較其優缺點。
參***：
摻雜的目的是形成特定導電能力的材料區域，包括n型或p型半導體區域和絕緣層，以構成各種器件結構。
摻雜的方法有：熱擴散法摻雜和離子注入法摻雜。與熱擴散法相比，離子注入法摻雜的優點是：
可精確控制雜質分布，摻雜純度高、均勻性好，容易實現化合物半導體的摻雜等；缺點是：雜質離子對半導體晶格有損傷，這些損傷在某些場合完全消除是無法實現的；很淺的和很深的注入分布都難以得到；對高劑量的注入，離子注入的產率要受到限制；一般離子注入的裝置相當昂貴，
試述pn結的空間電荷區是如何形成的。
參***：
在pn結中，由於n區中有大量的自由電子，由p區擴散到n區的空穴將逐漸與n區的自由電子復合。同樣，由n區擴散到p區的自由電子也將逐漸與p區內的空穴復合。於是在緊靠接觸面兩邊形成了數值相等、符號相反的一層很薄的空間電荷區，稱為耗盡層。
簡述cmos工藝的基本工藝流程（以1×poly，2×metal n阱為例）。
參***：
形成n阱區，確定nmos和pmos有源區，場和柵氧化，形成多晶矽並刻蝕成圖案，p＋擴散，n＋擴散，刻蝕接觸孔，沉澱第一金屬層並刻蝕成圖案，沉澱第二金屬層並刻蝕成圖案，形成鈍化玻璃並刻蝕焊盤。
表面貼裝技術：電子電路表面組裝技術（su***ce mount technology，**t），稱為表面貼裝或表面安裝技術。它是一種將無引腳或短引線表面組裝元器件（簡稱**c/**d，中文稱片狀元器件）安裝在印製電路板（printed circuit board，pcb)的表面或其它基板的表面上，通過再流焊或浸焊等方法加以焊接組裝的電路裝連技術。
[1]工藝流程簡化為：印刷-------貼片-------焊接-------檢修
有源區和場區：有源區：矽片上做有源器件的區域。
（就是有些阱區。或者說是採用sti等隔離技術，隔離開的區域）。有源區主要針對mos而言，不同摻雜可形成n或p型有源區。
有源區分為源區和漏區（摻雜型別相同）在進行互聯之前，兩個有源區沒有差別。另外，業內通俗的把有後續雜質注入的地方就都叫做有源區了。在微電子學中，場區是指一種很厚的氧化層，位於晶元上不做電晶體、電極接觸的區域，可以起到隔離電晶體的作用。
有源區和場區是互補的，電晶體做在有源區處，金屬和多晶矽連線多做在場區上。
cmos工藝中的場區（即電晶體以外的區域）需要較厚的氧化層，目的是提高場開啟電壓，使其高於工作電壓，形成良好的隔離；同時減小金屬層或多晶矽與矽襯底之間的寄生電容。但僅靠增加場氧的厚度仍不能滿足對場開啟的要求（即滿足場在器件正常工作時不可能開啟的要求），還要對場區進行注入，增加場區的摻雜濃度，阻止溝道的生成，進一步提高開啟電壓。
積體電路設計的5個技術指標：1. 整合度（integration level）是以乙個ic晶元所包含的元件(電晶體或門/數)來衡量，（包括有源和無源元件）。
隨著整合度的提高，使ic及使用ic的電子裝置的功能增強、速度和可靠性提高、功耗降低、體積和重量減小、產品成本下降，從而提高了效能/**比，不斷擴大其應用領域，因此整合度是ic技術進步的標誌。為了提高整合度採取了增大晶元面積、縮小器件特徵尺寸、改進電路及結構設計等措施。為節省晶元面積普遍採用了多層佈線結構，現已達到7層佈線。
晶元整合(wafer scale integration-wsi)和三維整合技術也正在研究開發。自ic問世以來，整合度不斷提高，現正邁向巨大規模整合(giga scale integration-gsl)。從電子系統的角度來看，整合度的提高使ic進入系統整合或片上系統(soc)的時代。
2. 特徵尺寸 (feature size) （critical dimension）特徵尺寸定義為器件中最小線條寬度(對mos器件而言，通常指器件柵電極所決定的溝道幾何長度)，也可定義為最小線條寬度與線條間距之和的一半。減小特徵尺寸是提高整合度、改進器件效能的關鍵。
特徵尺寸的減小主要取決於光刻技術的改進。積體電路的特徵尺寸向深亞微公尺發展，目前的規模化生產是0.18μm、0.
15 μm 、0.13μm工藝， intel目前將大部分晶元生產製成轉換到0.09 μm 。
下圖自左到方給出的是寬度從4μm~70nm按比例畫出的線條。由此，我們對特徵尺寸的按比例縮小有乙個直觀的印象。
3. 晶元直徑(wafer diameter) 為了提高整合度，可適當增大晶元面積。然而，晶元面積的增大導致每個圓片內包含的晶元數減少，從而使生產效率降低，成本高。
採用更大直徑的晶元可解決這一問題。晶圓的尺寸增加，當前的主流晶圓的尺寸為8吋，正在向12吋晶圓邁進。下圖自左到右給出的是從2吋～12吋按比例畫出的圓。
由此，我們對晶圓尺寸的增加有乙個直觀的印象。
4. 晶元面積(chip area) 隨著整合度的提高，每晶元所包含的電晶體數不斷增多，平均晶元面積也隨之增大。晶元面積的增大也帶來一系列新的問題。
如大晶元封裝技術、成品率以及由於每個大圓片所含晶元數減少而引起的生產效率降低等。但後一問題可通過增大晶元直徑來解決。
5. 封裝(package) ic的封裝最初採用插孔封裝thp (through-hole package)形式。為適應電子裝置高密度組裝的要求，表面安裝封裝(**p)技術迅速發展起來。
在電子裝置中使用**p的優點是能節省空間、改進效能和降低成本，因**p不僅體積小而且可安裝在印製電路板的兩面，使電路板的費用降低60％，並使效能得到改進。
1、解釋基本概念：積體電路，整合度，特徵尺寸
參***：
a、積體電路（ic：integrated circuit）是指通過一系列特定的加工工藝，將電晶體、二極體等有源器件和電阻、電容等無源器件，按照一定的電路互連，「整合」在一塊半導體晶元（如矽或砷化鎵）上，封裝在乙個外殼內，執行特定電路或系統功能的整合塊。
b、整合度是指在每個晶元中包含的元器件的數目。
c、特徵尺寸是代表工藝光刻條件所能達到的最小柵長（l）尺寸。
2、寫出下列英文縮寫的全稱：ic，mos，vlsi，soc，drc，erc，lvs，lpe
參***：
ic：integrated circuit；mos：metal oxide semiconductor；vlsi：
very large scale integration；soc：system on chip；drc：design rule check；erc：
electrical rule check；lvs：layout versus schematic；lpe：layout parameter extraction
3、試述積體電路的幾種主要分類方法
參***：
積體電路的分類方法大致有五種：器件結構型別、整合規模、使用的基片材料、電路功能以及應用領域。根據器件的結構型別，通常將其分為雙極積體電路、mos積體電路和bi-mos積體電路。
按整合規模可分為：小規模積體電路、中規模積體電路、大規模積體電路、超大規模積體電路、特大規模積體電路和巨大規模積體電路。按基片結構形式，可分為單片積體電路和混合積體電路兩大類。
按電路的功能將其分為數字積體電路、模擬積體電路和數模混合積體電路。按應用領域劃分，積體電路又可分為標準通用積體電路和專用積體電路。
4、試述「自頂向下」積體電路設計步驟。
參***：
「自頂向下」的設計步驟中，設計者首先需要進行行為設計以確定晶元的功能；其次進行結構設計；接著是把各子單元轉換成邏輯圖或電路圖；最後將電路圖轉換成版圖，並經各種驗證後以標準版圖資料格式輸出。
5、比較標準單元法和門陣列法的差異。
參***：
標準單元方法設計與門陣列法基本的不同點有：(1) 在門陣列法中邏輯圖是轉換成門陣列所具有的單元或巨集單元，而標準單元法則轉換成標準單元庫中所具有的標準單元。(2) 門陣列設計時首先要選定某一種門複雜度的基片，因而門陣列的布局和佈線是在最大的門數目、最大的壓焊塊數目、佈線通道的間距都確定的前提下進行的。
標準單元法則不同，它的單元數、壓焊塊數取決於具體設計的要求，而且佈線通道的間距是可變的，當市線發生困難時，通道間距可以隨時加大，因而布局和佈線是在一種不太受約束的條件下進行的。(3) 門陣列設計時只需要定製部分掩膜版，而標準單元設計後需要定製所有的各層掩膜版。
6、7、試述積體電路製造中，導體、半導體和絕緣體各起什麼作用。
導體：（1）構成低值電阻；（2）構成電容元件的極板；（3）構成電感元件的繞線；
（4）構成傳輸線（微帶線和共面波導）的導體結構；（5）與輕摻雜半導體構成肖特基結接觸；（6）與重摻雜半導體構成半導體器件的電極的歐姆接觸；（7）構成元器件之間的互連；（8）構成與外界焊接用的焊盤。
積體電路知識
維庫小知識 積體電路的命名 1 國產積體電路的命名方法 我國積體電路的型號命名採用與國際接軌的準則，一般由五部分組成，其各部分組成如圖1所示，各部分含義如表1所示。圖1 國產積體電路命名的組成 表1 國產積體電路型號命名各組成部分含義 例如 2 國外積體電路的命名方法 2.1 日本生產的積體電路型號...
矽積體電路工藝總結
1 sio2的結構和性質 分為結晶形和非結晶形 無定形 均由si o四面體組成 中心 矽原子，四個頂角 氧原子，形成o si o鍵橋，相鄰四面體靠此鍵橋連線。結晶形sio2 由si o四面體在空間規則排列所構成。非結晶形sio2 依靠橋鍵氧把si o四面體無規則地連線起來，構成三維的玻璃網路體。熱氧...
積體電路工程簡介
二 培養目標 積體電路工程領域培養積體電路設計與應用高階工程技術人才和積體電路製造 測試 封裝 材料與裝置的高階工程技術人才。積體電路工程領域的工程碩士要求具備本領域紮實的基礎理論和寬廣的專業知識以及管理知識，較為熟練地掌握一門外國語，掌握解決積體電路工程問題的先進技術方法和現代技術手段，具有創新意...