第一章緒論
摩爾定律：(p4)
整合度大約是每18個月翻一番或者整合度每三年4倍的增長規律就是世界上公認的摩爾定律。
整合度提高原因：
一是特徵尺寸不斷縮小，大約每三年縮小[', 'altimg': 'd21848cdd835abcb491be1f151e9b6c6.png', 'w':
'26', 'h': '29'}]倍；二是晶元面積不斷增大，大約每三年增大1.5倍；三是器件和電路結構的不斷改進。
等比例縮小定律：(種類優缺點)(p7-8)
1.恆定電場等比例縮小規律（簡稱ce定律）
a.器件的所有尺寸都等比例縮小k倍，電源電壓也要縮小k倍，襯底摻雜濃度增大k倍，保證器件內部的電場不變。
b.整合度提高k2倍，速度提高k倍，功耗降低k2倍。
c.改變電源電壓標準，使用不方便。閾值電壓降低，增加了洩漏功耗。
2.恆定電壓等比例縮小規律（簡稱cv定律）
a.保持電源電壓和閾值電壓不變，器件的所有幾何尺寸都縮小k倍，襯底摻雜濃度增加k2倍。
b.整合度提高k2倍，速度提高k2倍。
c.功耗增大k倍。內部電場強度增大，載流子漂移速度飽和，限制器件驅動電流的增加。
3.準恆定電場等比例縮小規則(qce)
器件尺寸將縮小k倍，襯底摻雜濃度增加k（1<寫出電路的網表：
a bjt amp
vcc 1 0 6
q1 2 3 0 mq
rc 1 2 680
rb 2 3 20k
rl 5 0 1k
c1 4 3 10u
c2 2 5 10u
vi 4 0 ac 1
.model mq npn is=1e-14
+bf=80 rb=50 vaf=100
.op.end
其中.model為模型語句，用來定義bjt電晶體q1的型別和引數。
常用器件的埠電極符號
電路分析型別
.op 直流工作點分析tran 瞬態分析
.dc 直流掃瞄分析four 傅利葉分析
.tf 傳輸函式計算mc蒙特卡羅分析
.sens 靈敏度分析step 引數掃瞄分析
.ac 交流小訊號分析wcase 最壞情況分析
.noise 雜訊分析temp 溫度設定
第二章積體電路製作工藝
積體電路加工過程中的薄膜：(p15)
熱氧化膜、電介質層、外延層、多晶矽、金屬薄膜。
光刻膠中正膠和負膠的區別:(p16)
負膠：**的光刻膠發生聚合反應，變得堅固，不易去掉。
正膠：在**時被光照的光刻膠發生分解反應，在顯影時很容易被去掉，而沒有被**的光刻膠顯影後仍然保留。
因此對同樣的掩膜版，用負膠和正膠在矽片上得到是圖形剛好相反。
n阱和p阱cmos結構製作過程：(p21-25)
n阱：1、襯底矽片的選擇
mos積體電路都選擇<100>晶向的矽片，因為這種矽介面態密度低，缺陷少，遷移率高，有利於提高器件效能。
2、製作n阱
首先，對原始矽片進行熱氧化，形成初始氧化層作為阱區注入的掩蔽層。然後，根據n阱的版圖進行光刻和刻蝕，在氧化層上開出n阱區視窗。通過注磷在視窗下形成n阱，注入後要進行高溫退火，又叫阱區推進，一方面使雜質啟用，另一方面使注入雜質達到一定的深度分布。
3、場區氧化
首先，在矽片上用熱生長方法形成一薄層sio2作為緩衝層，它的作用是減少矽和氮化矽之間的應力。然後澱積氮化矽，它的作用是作為場區氧化的掩蔽膜，一方面因為氧或水汽通過氮化矽層的擴散速度極慢，這就有效地阻止了氧到達矽表面；另一方面氮化矽本身的氧化速度極慢，只相當於矽氧化速度的1/25。通過光刻和刻蝕去掉場區的氮化矽和緩衝的二氧化矽。
接下來進行熱氧化，由於有源區有氮化矽保護，不會被氧化，只在場區通過氧和矽起反應生成二氧化矽。
4、製作矽柵
目前mos電晶體大多採用高摻雜的多晶矽作為柵電極，簡稱矽柵。矽柵工藝實現了柵和源、漏區自對準，減少了柵-源和柵-漏的覆蓋長度，從而減小了寄生電容。矽柵工藝也叫自對準工藝。
5、形成源、漏區
6、形成金屬互連線
p阱：鳥嘴效應：(p23)
在場區氧化過程中，氧也會通過氮化矽邊緣向有源區侵蝕，在有源區邊緣形成氧化層，伸進有源區的這部分氧化層被形象地稱為鳥嘴，它使實際的有源區面積比版圖設計的面積縮小。
閂鎖效應：(p27)
閂鎖效應是cmos積體電路存在一種寄生電路的效應，它會導致vdd和vss短路，使得晶元損毀。在cmos晶元中，在電源和地線之間由於寄生的pnp和npn雙極型bjt相互影響而產生的低阻抗通路，它的存在會使電源和地之間產生大電流，從而破壞晶元或者引起系統錯誤。
如圖所示，如果外界雜訊或其他干擾使vout高於vdd或低於0，則引起寄生雙極型電晶體q3或q4導通，而q3或q4導通又為q1和q2提供了基極電流，並通過rw或rs使q1或q2的發射結正偏，導致q1或q2導通。由於q1和q2交叉耦合形成正反饋迴路，一旦其中有乙個電晶體導通，電流將在q1和q2之間迴圈放大。若q1和q2的電流增益乘積大於1，將使電流不斷加大，最終導致電源和地之間形成極大的電流，並使電源和地之間鎖定在乙個很低的電壓（von+vces），這就是閂鎖效應。
一旦發生閂鎖效應可能造成電路永久性破壞，可以採取以下主要措施防止閂鎖效應：
(1)減小阱區和襯底的寄生電阻rw和rs，這樣可以減小寄生雙極電晶體發射結的正向偏壓，防止q1和q2導通。在版圖設計中合理安排n阱接vdd和p型襯底接地的引線孔，減小寄生雙極電晶體基極到阱或襯底引出端的距離。(2)降低寄生雙極電晶體的增益。
(3)使襯底加反向偏壓。(4)加保護環，保護環起到削弱寄生npn電晶體和寄生pnp電晶體之間的耦合作用。(5)用外延襯底。
(6)採用soicmos技術是消除閂鎖效應的最有效途徑。
第四章數字積體電路的基本單元電路
cmos反向器：
構成： cmos反相器的電路構成，是由乙個增強型n溝mos管作為輸入管和由乙個增強型p溝mos管作為負載管，且兩柵極短接作為輸入端，兩漏極短接作為輸出端，n管源極接地，p管源極接電源電壓vdd，這就構成了兩管功能上的互補。
工作原理： 如圖所示的cmos反相器電路結構示意圖
分析其工作過程如下：
vi=「0」時：vgsn=0，vgsp=-vdd
p管導通，n管截止vo=「1」=vdd
vi=「1」時：vgsn=vi，vgsp=0
n管導通，p管截止vo=「0」（=0v）
即：voh-vol=vdd最大邏輯擺幅，
且輸出擺幅與p、n管w/l無關（無比電路）。
直流電壓傳輸特性：
瞬態特性： 傳輸延遲時間、負載電容、最高頻率。
直流雜訊容限： 允許的輸入電平變化範圍。
開門電平： 電路允許的輸入高電平的下限
關門電平： 電路允許的輸入低電平的上限
上公升時間： 輸出從0.1vdd上公升到0.9vdd所需要的時間
下降時間： 輸出從0.9vdd下降到0.1vdd所需要的時間
輸出從高向低轉換的傳輸延遲時間：
從輸入訊號上公升邊的50%到輸出訊號下降邊的50%所經過的延遲時間。tphl
輸出從低向高轉換的傳輸延遲時間：
從輸入訊號下降邊的50%到輸出訊號上公升邊的50%所經過的延遲時間。tplh
電路的平均傳輸延遲時間[_=\\frac_+_}', 'altimg': 'ff4f01b785a35a93c6c87ee2c146482f.png', 'w':
'119', 'h': '46', 'omath': 'tp=tphl+tplh2'}]
cmos反相器的設計：（p230-231）
設計乙個cmos反相器，要求驅動1pf負載電容時上公升時間和下降時間不超過0.5ns。採用0.6um工藝，vdd=5v，vtn=0.8v，vtp=-0.9v，
[^=u_c_=120×10^a/v^, k_^=u_c_=60×10^a/v^", 'altimg': '33109bdbeb6034265b98f1f6ecd4521d.png', 'w':
'491', 'h': '31'}]。
[=τ_[\\frac0.1})^}+\\frac)}ln(\\frac})]', 'altimg': '8652b0dc82dc28de05ab9b3d9adfaf50.
png', 'w': '373', 'h': '53'}]
[=τ_[\\frac0.1})^}+\\frac)}ln(\\frac})]', 'altimg': '9cb1fdc9fdbd3cca52e51c0416d7f7d4.
png', 'w': '376', 'h': '53'}]
解：由[=\\frac}}=0.18 ', 'altimg':
'bf81360cab7ca1537416a22bc4df166b.png', 'w': '163', 'h':
'49'}]代入[=τ_[\\frac0.1})^}+\\frac)}ln(\\frac})]', 'altimg': '8652b0dc82dc28de05ab9b3d9adfaf50.
png', 'w': '373', 'h': '53'}]得
[=1.78τ_', 'altimg': '3eafdedbd8db4874d2d5ba264a1f9f71.png', 'w': '96', 'h': '23'}]
因為[=0.5ns', 'altimg': '70a8a065b9823294dc1b04dc162ac0d0.
png', 'w': '85', 'h': '23'}]，所以[=0.
28ns', 'altimg': 'b642c00d88b866dc42c1198c0d410d87.png', 'w':
'101', 'h': '23'}]
又根據[=\\frac}v_}, c_=1pf', 'altimg': 'd1d176d015f2342b92ed368002cceb87.png', 'w':
'201', 'h': '49'}]，由於外部負載電容很大可以忽略輸出節點pn結電容，得到[=7.14×10^a/v^', 'altimg':
'0906bf6beb22b8988aa31b34f44a2035.png', 'w': '187', 'h':
'28'}]
[)_=\\frac}^}=\\frac}}=23.8", 'altimg': 'f4a41bdd4091a8f502831fbbfec10ba2.
png', 'w': '309', 'h': '57'}]
同理可得，
[)_=\\frac}^}=\\frac}}=11.5", 'altimg': '6b66975f9a56e6da163f64a177342b4f.
png', 'w': '300', 'h': '57'}]
取[=l_=0.6um', 'altimg': '17cc63c5e833c9e5733c7a17ee813040.
png', 'w': '134', 'h': '23'}]，則得
[=6.9um\\\\ w_=14.28um', 'altimg':
'a54f13f9685a1765c62e44a40b2975ba.png', 'w': '133', 'h':
'48'}]
cmos與nmos反相器效能比較：(p236-237)
如果把cmos反相器中的pmos管作為負載元件，則cmos反相器和幾種nmos反相器的效能差別主要是負載元件的效能差別引起的。
從直流特性看，由於nmos反相器中的負載元件是常導通的，因此輸出低電平決定於電路的分壓比，是有比反相器，達不到最大邏輯擺幅，而且有較大的靜態功耗。cmos反相器中的pmos管是作為開關器件，在輸出高電平時只有pmos導通，在輸出低電平時只有nmos導通，因此是無比電路，可以獲得最大的邏輯擺幅，而且不存在直流導通電流，有利於減小靜態功耗。
從瞬態特性看，由於nmos反相器是有比反相器，為了保證低電平合格，要求引數kr>l，從而使負載元件提供的充電電流很小，造成電路的上公升時間遠大於下降時間，成為限制速度的主要因素。cmos反相器可以採用對稱設計，負載特性和驅動管特性是對稱的，使tr=tf，從而有利於提高速度。
nmos反相器轉變區增益有限，雜訊容限小。cmos反相器可以採用對稱設計，從而可以獲得最大的直流雜訊容限。
cmos電路相對nmos電路有很多優點，特別是cmos電路低功耗的優點對提高整合密度非常有利。cmos電路的靜態功耗非常小，只有洩漏電流引起的靜態功耗，因而極大減小的晶元的維持功耗，更加符合發展可攜式裝置的需求。另外，cmos電路有全電源電壓的邏輯擺幅，可以在低電壓下工作，因而更適合於深亞微公尺技術發展的要求。
設計乙個cmos或非門:(p243-244)
設計乙個兩輸入或非門，要求在最壞情況下輸出上公升時間和下降時間不大於0.5ns，已知，cl=1pf，vdd=5v，vtn=0.8v，vtp=-0.
9v，採用0.6um工藝，有[_^=120×^a/^", 'altimg': '03b5ef1eada9d9188de11f5c3df2a823.
png', 'w': '173', 'h': '31', 'omath':
'kn\'=120×10-6a/v2'}]，[_^=60×^a/^", 'altimg': 'c109de40c1e238c50a2b28d8337226d0.png', 'w':
'161', 'h': '31', 'omath': 'kp\'=60×10-6a/v2'}]。
矽積體電路工藝總結
1 sio2的結構和性質 分為結晶形和非結晶形 無定形 均由si o四面體組成 中心 矽原子，四個頂角 氧原子，形成o si o鍵橋，相鄰四面體靠此鍵橋連線。結晶形sio2 由si o四面體在空間規則排列所構成。非結晶形sio2 依靠橋鍵氧把si o四面體無規則地連線起來，構成三維的玻璃網路體。熱氧...
2019積體電路分析與設計試卷A
華僑大學 2012 積體電路分析與設計試卷a 班級姓名學號成績 一 填空題 每空1分，共10分 1 與其它型別的電晶體相比，mos器件的尺寸很容易按比例 縮小 增大 cmos電路被證明具有 較低 較高 的製造成本。2 放大應用時，通常使mos管工作在 飽和區 線性區 電流受柵源過驅動電壓控制，我們定...
積體電路分析期末複習總結
積體電路分析 整合工業的前後道技術 半導體 wafer 製造企業裡面，前道主要是把mos管，三極體作到矽片上，後道主要是做金屬互聯。積體電路發展 按規模劃分，積體電路的發展已經歷了哪幾代？參 按規模，積體電路的發展已經經歷了 ssi msi lsi vlsi ulsi及gsi。它的發展遵循摩爾定律 ...