可程式設計邏輯器件電路設計
課程設計報告
1/100s計時器的fpga實現
姓名： 陸韓林張偉檳程科傑
班級： 電信3 電信1
學號： 201231190117 201231190425
201231190104
指導老師： 呂石磊、陳楚
日期： 2015.12.22～2015.12.29
華南農業大學電子工程學院
摘要高精度計時器常用於體育競賽及各種要求有較精確定時的技術領域。通常，採用中規模積體電路即可實現高精度計時器的設計。
本項研究將基於新一代硬體描述語言(hdl)、採取asic(專用積體電路)設計方法，實現1/100s計時器的前端設計。本計時器包括5個模組：消抖模組、時鐘分頻模組、開關及控制模組、時鐘定時模組、 顯示模組，以完成1/100s計時器所界定的功能。
在消抖模組中，將產生消除抖動後的rst0(復位脈衝輸出)和en0(啟/停脈衝輸出)。時鐘分頻子模組。clk_div實際上是乙個用計數器進行分頻的分頻電路，得到用於計時的100hz脈衝訊號和消除抖動的25hz脈衝訊號。
控制子模組是根據計時器的工作狀態，控制是否輸出計數允許訊號enable，它用於控制計數子模組的計數工作。計時子模組是乙個定時計數器，用來產生要顯示的5位計時資訊，當使能訊號enable有效時計數器使能或暫停。計時器顯示模組的輸入訊號為計時模組輸出的計時資訊；它的輸出訊號是wei和dig，驅動用於計時顯示的5個led七段顯示數碼管。
在輸出訊號中，由於六進製制計數器迴圈計數，led四段顯示數碼管迴圈點亮來顯示計時器的計時輸出。
對各個功能模組進行硬體描述以後，然後採用新一代可程式設計邏輯器件開發軟體平台quartus，進行邏輯功能**與時序驗證，並在fpga開發板上進行了綜合和適配。
關鍵詞：計數器 hdl 積體電路設計**
目錄1.方案選擇 4
1/100s計時器的功能描述 3
2.底層檔案**與分析 7
2.1 底層檔案簡介 7
2.2 底層檔案**與分析 8
2.2.1計時模組的時序** 8
2.2.2 控制模組的時序** 8
3.頂層檔案**與分析 11
3.1使用quartus ii 9.0自帶**器對設計進行** 11
3.1.1 計時器的頂層設計 11
3.1.2 頂層模組的時序**與分析 11
4.課程設計心得 12
abstract 20
參考文獻 13
附錄（源**） 14
1/100s計時器的功能描述
1. 這裡將要討論的計時器的工作流程如下圖所示，功能描述如下：
圖1-1計時器的工作流程圖
(1)要求設定復位開關。當按下復位開關時，計時器清零並做好計時準備。在任何情況下只要按下復位開關，計時器都要無條件地進行復位操作，即使是在計時過程中也要無條件地進行清零操作。
(2)要求設定啟/停開關。實際上啟/停開關的使用方法與傳統的機械式計時器完全相同：當按下啟/停開關後，將啟動計時器並開始計時;當再次按下啟/停開關時，將終止計時器的計時操作。
(3)要求計時精度大於0.01s。在體育競賽中運動員的成績計時是以0.01s為最小單位的，因此要求設計的計時器能夠顯示0.01s的時間。
(4) 計時器的最長計時時間為2分鐘，需要乙個5位的顯示器，顯示的最長時間為1分59.99秒
(5)要求有電源復位訊號的系統上電復位電路。
2. 根據上面對計時器的功能描述，可以對該計時器的輸入和輸出電路進行以下推理。首先來對計時器的輸入電路進行描述：
(1)首先要按下復位開關rst進行計時器的復位清零操作，使計時器作好計時準備。
(2)當做好計時準備後按下計時器的啟/停開關en，計時器開始計時，計時器的最小計時單位是0.01s;計時完畢後再按一下計時器的啟/停開關en，這時將終止計時器的計時操作。
(3)由於計時器的計時精度為0.01s，所以提供給計時器內部定時的時鐘訊號頻率應該大於100hz。這裡取20mhz，所以該計時器還應該有乙個100hz的時鐘輸入訊號clk。
3. 計時器的輸出電路可以描述為：
(1)由於計時器的最長計時時間為1分59.99秒，因此需要乙個5位的顯示器。這樣，在設計中就需要乙個五條輸出線，用來選通指定的一位led七段顯示數碼管。
(2)顯示器的每一位都採用led七段顯示數碼管進行顯示，因此輸出電路要有七條輸出線連線在led七段顯示數碼管上。
4. 對計時器的輸入和輸出電路進行推理以後，就可以很容易地給出計時器的輸入和輸出訊號。首先給出計時器的輸入訊號：
(1)外部時鐘訊號clk;
(2)復位開關訊號rst：用於對計時器進行清零並做好計時準備;
(3)啟/停開關訊號。en按下啟/停開關後，將啟動計時器並開始計時;當再次按下啟/停開關時，將終止計時器的計時操作;
5. 輸出訊號的描述為：
(1)led七段顯示數碼管的選通訊號wei[5：0]：用於時器的6個led七段顯示數碼管進行選通;
(2)led七段顯示數碼管的輸出訊號dig[7：0]：用於控制led七段顯示數碼管的顯示操作。
確定了計時器的輸入輸出訊號以後，就可以給出該計時器的結構框圖了。計時器的系統結構框圖如圖1-1所示，它說明了整個數字系統的外部輸入和輸出情況。
rst en
clk圖1-2 計時器的結構框圖6. 綜上所述，可以確定計時器的基本方案如下：
1.方案一:
如圖 1-2所示，本方案分為時鐘分頻模組、按鍵輸入模組、功能控制模組、計時模組和顯示控制模組。其中時鐘分頻模組對系統時鐘訊號作適當分頻後向按鍵輸入模組、功能控制模組、計時模組提供必要的時鐘控制訊號；按鍵輸入模組則實現按鍵訊號的實時檢測與消除抖動功能，為功能控制模組提供及時穩定的按鍵輸入訊號。功能控制模組則根據按鍵輸入狀態實現復位、啟動/停止計數的外部操作功能；計時模組根據功能控制模組的控制訊號實現要求的計時功能，然後把當前計時值輸送到顯示模組進行顯示；顯示控制模組採用靜態驅動數碼管的顯示方式，顯示實時計時值。
圖 1-2方案一計時器的模組結構圖
方案二：
通過分頻器得到1hz和100hz的時鐘訊號，按分、秒、毫秒分別計數然後通過器輸出到數碼管。
為兼顧開發周期和系統資源的合理分配，本系統採方案二實現1/100計時器的功能。
2.1 底層檔案簡介
在任何自頂向下的vhdl設計描述中，設計人員常常將整個設計的系統劃分為幾個模組，然後採用結構描述方式對整個系統進行描述，本設計亦是如此。現在根據前面描述的結構功能，來確定計時器數字系統需要使用哪些模組以及這些模組之間的關係。
由於計時器的復位開關和啟/停開關採用按鍵的輸入方式，其產生時刻和持續時間的長短是隨機不定的，且存在因開關簧片**引起的電平抖動現象，因此必須在每個開關後面安排乙個消抖和同步化電路模組，以保證系統能捕捉到輸入脈衝，並保證每按一鍵，只形成乙個寬度為系統時鐘週期的脈衝。同步電路的方案很多，圖2-1是一種既有消抖功能又有同步功能的電路，應用得非常廣泛。
(1)時鐘分頻模組(fenpin)：時鐘分頻模組分為兩部分，分別使用子模組將外部20mhz的時訊號分頻為占空比為50的時鐘訊號clk_250hz和clk_100hz。其中，clk_250hz作為消除抖動和提供顯示的掃瞄時鐘，clk_100hz作為定時計數的脈衝訊號。
由此可知，fenpin子模組實際上是乙個用計數器進行分頻的分頻電路，其結構和輸入輸出訊號關係如圖2-4所示。為實現嚴格的同步，該模組採用同步計數電路。
圖2-4 時鐘產生子模組結構和輸入輸出訊號關係
(2)控制模組(ctrl)：控制子模組的輸入訊號是消抖子模組輸出的啟/停控制脈衝en0和復位脈衝訊號rst0。其輸出訊號是計數允許訊號en和復位脈衝訊號rst，它用於控制計數子模組的計數工作。
計時器工作時，en端輸出高電平，計時器停止工作時en端輸出低電平。由此可見，控制子模組是根據計時器的工作狀態，控制是否輸出計數允許脈衝的電路。
(3)計時模組(count)：計時模組的輸入訊號為：去除抖動後的復位訊號 rst0;系統電源復位訊號rst0;計時器的內部計時時鐘訊號clk_100hz;計時模組的輸出訊號為：
分個位訊號f_q；秒十位訊號miao_q2;秒個位訊號miao_q1;0.1s位訊號xiao_q2;0.01s位訊號miao_q1。
該模組是乙個定時計數器，用來產生要顯示的5位計時資訊。
(4)顯示模組(display)：顯示子模組的輸入訊號來自定時計數子模組的輸出，它們是pfc,f_q，miao_q2，miao_q1，xiao_q2，miao_q1。輸出訊號是。
wei和dig，用來驅動6個7段led數碼顯示管。clk是六進製制計數器的計數脈衝，在該計數脈衝驅動下，六進製制計數器的6個狀態000b~101b按順序迴圈變化，其輸出經解碼電路顯示位選擇解碼器解碼產生選通6位數碼管之一的wei訊號。與此同時，clk還作為計時位選擇電路的選擇訊號，選擇對應位的資料。
首先通過訊號。wei[5：0]來進行6個led七段顯示數碼管的選擇，然後將輸出訊號dig[6：
0]送到相應的led七段顯示數碼管上以完成計時器計時的顯示。由於六進製制計數器迴圈計數，因此每個位的顯示時間約為0.006ms，重新整理頻率為150hz。
這樣在6個7段led數碼管上就可以看到乙個穩定的數字時間顯示。7段顯示關係表如表2-5所示。表 2-5 7段顯示關係表
通過上面的模組劃分，可以設計出如圖2-6所示的計時器模組結構原理圖以及模組之間的連線關係。
圖2-6 計時器的模組劃分
2.2 底層檔案**與分析
數字電子計時器的設計
一 實訓目標 1 能用給定的邏輯元件進行24小時計時器的邏輯電路設計。2 能在實驗系統中安裝 除錯 執行計時器。二 實訓器材 典型數字邏輯實驗系統 1套 配置要求 典型整合 bcd碼 計數器晶元 如74ls90 6片 頻率為1hz的時鐘訊號源 1個 帶bcd碼解碼驅動器的7段數碼管顯示器 共陰極 6...
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