摘要：深入研究高速數位電路設計中的訊號完整性問題；分析電路中破壞訊號完整性的原因；結合乙個實際的ｄｓｐ資料採集系統、闡述實現訊號完整性的具體方案。
關鍵詞：訊號完整性 adsp21161 資料採集雜訊控制
引言當前，日漸精細的半導體工藝使得電晶體尺寸越來越小，因而器件的訊號跳變也就越來越快，高速數字系統的快斜率瞬變和極高的工作頻率，以及很大的電路密集度，導致高速數位電路系統設計領域的訊號完整性問題以及電磁相容性問題日趨嚴重。破壞了訊號完整性將直接導致訊號失真、定時錯誤，以及產生不正確資料、位址和控制訊號，從而千萬系統誤工作甚至導致系統崩潰。因此，訊號完整性問題已經越來越引起高速數位電路設計人員的關注。
１ 訊號完整性問題產生的機理
訊號完整性的問題主要包括傳輸線效應，如反射、時延、振鈴、訊號的過程與下衝以及訊號之間的串擾等，涉及傳輸線上的訊號質量及訊號定時的準確性。
良好的訊號質量是確保穩定時序的關鍵。由於反射和串擾造成的訊號質量問題都很可能帶來時序的偏移和紊亂。例如，串擾會影響訊號的傳播延遲，導致在時鐘的上公升沿或下降沿處採不到準確的邏輯；反射會造成資料訊號在邏輯門限附近波動，從而影響訊號上公升沿或下降沿變化；時鐘走線的干擾會造成一定的時鐘偏移。
訊號完整性分析與設計是最重要的高速ｐｃｂ板級和系統級分析與設計手段，在硬體電路設計中扮演著越來越重要的作用。乙個數字系統能否正確工作，其關鍵在於訊號定時是否準確。訊號定時和訊號在傳輸線上的傳輸延遲與訊號波形的損壞程度密切相關。
訊號傳輸延遲和波形破損的原因複雜多樣，但主要是以下三種原因破壞了訊號的完整性。
①電源、位址雜訊。它主要是源自於電源路徑以及ｉｃ封裝所造成的分布電感的存在。當系統的速度愈快，同時轉換邏輯狀態的ｉ／ｏ引腳個數愈多時，會產生較大的瞬態電流，導致電源線上和地線睥電壓波動和變化，這就是平進所說的接地**。
接地**是數字系統的幾個主要雜訊**之一。接地**的雜訊常見的現象是，會造成系統的邏輯運作產生誤動作，尤其近年來日益風行的3.3v邏輯家族。
②串擾。訊號在沿著傳輸線傳輸時，是以電磁波的形式傳輸的。電磁波包含時變的電場和磁場。
因為電磁場的能量主要是在傳輸線的外部，根據麥克斯韋方程知道，時變場會在周圍的傳輸線產生電壓和電流。那麼對受到干擾的傳輸線而言，這個電壓和電流就是由串擾造成的。串擾主要源自兩相鄰導體之間所形成的互感與互容。
串擾會隨著印刷電路板的繞線布局密度增加而越顯嚴重，尤其是長距離匯流排的布局，更容易發生串擾的現象。這種現象是經由互容互感將能量由乙個傳輸線耦合到相鄰傳輸線上的。
③反射。反射現象的原因是：訊號傳輸線的兩端沒有適當的阻抗匹配，印刷電路板上的分支布局產生特性阻抗的斷點，過孔的尺寸以及其它互連所造成的阻抗不連續。
所謂特性阻抗是定義為，「當導線上流經有高頻訊號時，所呈現的電壓／電流比值」。那麼對於確定的傳輸線而言，其特性阻抗為乙個常數。訊號的反射現象就是因為訊號的驅動端和傳輸線的特性阻抗以及接收端的阻抗不一致所造成的。
２ 保證訊號完整性的方法
２．１ 抑制接地**
通過以上分析可知，電源路麼以及ｉｐ封裝所造成的分布電感是決定接地**的關鍵之一。要抑制接地**的影響，首先是減少ｉｃ封裝的分布電感。在考慮ｉｃ引腳的配置圖時，就應該將時鐘脈衝訊號或資料／位址匯流排的引腳位置擺放在較靠近晶元的地方。
其次，是採用分布電感量較小的ｉｃ封裝技術。表１列舉了幾種常見的ｉｃ封裝技術的分布電感量，可以看出表面貼片的封裝技術通常會比ｄｉｐ封裝技術少３０％的接地**；然後是降低印刷電路板端的分布電感量。由於電感與導體的長度成正比，與寬度成反比，所以在高速數字系統裡大都採用多層板。
其中會在裡層擺放乙個或乙個以上的接地層，接地層面積相當寬廣，目的旨在減少其地端迴路的電感量。另外，電路設計時應盡可能避免讓某個邏輯門驅動太多的負載。因為在數位電路若有多個併聯的邏輯裝置。
總輸入電容是將每個邏輯裝置的輸入電容直接相加。
表1幾種ic封裝技術的分布電感與電容
ic封裝技術
分布電容/pf
分布電感/nh
dip封裝
0.41
2～18
pga封裝
12表面貼片封裝
11～12
writebond
0.51～2tab0.6
1～6pcbthru-holevia
11２．２ 解決串擾問題
訊號之間由於電磁場的相互耦合而產生的不期望的雜訊電壓訊號稱為訊號串擾。「串擾」主要是源自兩相領導體之間的所形成的互感和互容。串擾超出一定的值將可能引發電路誤動作，從而導致系統無法正常工作。
下面分別**互容、互感與串擾的關係，以及如何解決串擾問題。
（１）電容耦合
串擾＝(ｚbcm)/tr
式中，ｚb為受擾線的特性阻抗；ｃm為互容；tr為輸入到干擾線的入射電壓之上公升時間。
要改善互容產生的串擾，可以從兩個方面著手。一是減少互容ｃm,做法是在兩相鄰的傳輸線中間加進遮蔽措施。通常，在兩個銅箔通路中加裝乙個接地遮蔽通路，用以改善互容的干擾。
二是在時序規定允許的情況下，增加轉態較頻繁的訊號之上公升時間。
改善互感所產生的串擾，惟有減少流經互感的電流所形成的迴路面積才是較為簡易可行的辦法。可以借助降低導線與接地平面之間的距離，減小並行訊號長度，縮短訊號層與平面層的間距，增大訊號線間距等措施，來減少兩導線的互感量。
２．３ 改善反射
反射是產生干擾的幾個重要**之一。為改善因線路的阻抗不匹配而造成反射的現象，可以選擇採用「佈線拓撲」和「終端技巧」的辦法。
利用適當的佈線拓撲法來改善反射現象，通常不需要增添額外的電子元件（例如，終端電阻或者鉗位二極體）。常見的佈線拓撲法有４種，分別是樹狀法、菊鏈法、星狀法和迴路法，如圖１所示。其中樹狀法是最差的佈線法，它所造成的反射量最大，額外的負載效應和振鈴現象都需要加費心來處理；就「反射」的觀點，菊鏈法是較佳的佈線法。
菊鏈法相當適合於位址或者資料匯流排以及併聯終端的佈線，基本上是沒有分支旁路的。星狀法適合串聯終端的佈線，但條件是輸出緩衝器（驅動器）必須是低輸出阻抗以及具有較高的驅動能量。迴路法基本上與菊鏈法類似，但是迴路法會耗費較多的迴路面積，對於共模雜訊的免疫能力較差。
除了佈線拓撲法，為克服反射現象的干擾，「終端技巧」是最有效的方法。傳輸線的特性阻抗一般是定值。對於ｃｍｏｓ電路而方，訊號的驅動端的輸出阻抗比較小，為幾十ω，而接收端的輸入阻抗比較大。
可以在訊號最後的接收端匹配乙個電阻（在接收端併聯乙個電阻），這樣匹配和接收端併聯的結果就可以和傳輸線的特性阻抗相匹配了，訊號的效能得到了比較好的改善。終端技巧的目的旨在提供乙個完全阻抗匹配的傳輸線環境以及保持電位的穩定。
３ 高速ｄｓｐ系統的訊號完整性分析
下面結合乙個實際的ｄｓｐ高速影象資料採集系統，闡述一下訊號完整性問題的產生以及具體的解決方案。
整個ｄｓｐ資料採集系統由三部分構成：模擬前端ｃｃｄ資料採集板、ｃｃｄ控制板和資料處理主控制ｄｓｐ板。處理後的資料通過ｕｓｂ2.0介面傳入上行ｐｃ機，如圖２所示。
模擬前端ｃｃｄ資料採集板由ｃｃｄ掃瞄器件、模數轉換器件ａ／ｄ構成。光源照射到稱之為ｃｃｄ（ｃhargecoupleddevice，電荷耦合器件）的光敏元件上實現光電轉換。由於要掃瞄的膠片上不透明的區域透射的光較少，透明的區域透射的光較多，而ｃｃｄ器件可以檢測影象上不同區域透射的不同強度的光。
ｃｃｄ掃瞄器件將膠片掃瞄，並將ｒｇｂ三色訊號分別變成三路模擬訊號送到ａ／ｄ進行取樣，轉換成ｒｇｂ數碼訊號，供後續處理板處理。
模數轉換器件ａ／ｄ的取樣精度、對取樣訊號的抗雜訊處理，都影響到採集訊號的完整性，直接影響後續處理板的處理效果。我們採用的ａ／ｄ是１６位１５ｍsps的ａ／ｄ轉換器，主要對ｃｃｄ採集的三色電平訊號取樣成數碼訊號。有三個輸入通道，分別對應ｃｃｄ器件的ｒ、ｇ、ｂ訊號輸出。
每個通道都由輸入ｃｌａｍｐ、雙校正取樣器ｃｄｓ、偏移ｄａｃ和可程式設計的增益放大器ｐｇａ構成。這樣就復合成了乙個高效的１６位ａ／ｄ轉換器，在精度上可以滿足要求。同時，為了減少ｃｃｄ在取樣模擬訊號時把外界的雜訊耦合到系統，在電路設計上採用光電耦合器件對ｒｇｂ三路訊號進行隔離。
ｃｃｄ控制板以ｃｐｌｄ為核心。ｃｐｌｄ接收ｄｓｐ的控制訊號，產生相應的控制匯流排和資料匯流排，控制ｃｃｄ採集板同ｄｓｐ板進行握手方式傳輸資料。這部分採用非同步方式工作，速率可以通過可程式設計的等待週期和器件的應答訊號來實現，容易達到訊號的完整性要求。
資料處理主控制ｄｓｐ板，是整個資料採集系統的核心，負責對數碼訊號作校正處理，並通過ｕｓｂ2.0介面將影象資料上傳給計算機。系統由位的ｓｄｒａｍ、ｆlash晶元介面控制器ｃｙ７ｃ６８０１３構成，如圖３所示。
由於系統工作在很高的時鐘頻率上，所以這部分的訊號完整性問題就顯得十分重要了。
主控制ｄｓｐ板中不僅有高速部分，也有非同步的低速部分，所以要對系統進行侵害。分割的目的是要重點保護高速部分。ｄｓｐ與ｕｓｂ２.
０控制晶元、ｓｄｒａｍ介面是同步高速介面，對它的處理是保證訊號完整性的關鍵；與ｆlash、ｃｐｌｄ介面採用非同步介面，速率可以通過可程式設計的等待週期和硬體應答訊號來實現，容易達到訊號的完整性要求。
高速設計部分要求訊號線盡量短，盡量靠近ｄｓｐ器件。但是，如果將ｄｓｐ的訊號線直接接到所有的外設上，一方面ｄｓｐ的驅動能力可能達不到要求，另一方面由於訊號佈線長度的急劇增加，必然會帶來嚴重的訊號完整性問題。所以，在該系統中具體的處理辦法是，將高速器件與非同步低速器件進行隔離。
在這裡採用７４ｌｓ２４５實現資料隔離，利用準確的選擇邏輯將不同型別資料分開。用７４ｌｓ２４４構成位址隔離，同時還增加了ｄｓｐ的位址驅動能力。這種解決方案可以縮短高速訊號線的傳輸距離，以達到訊號完整性的要求。
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