一、實驗目的
1. 學習用整合觸發器構成計數器的方法。
2. 熟悉中規模整合十進位制計數器的邏輯功能及使用方法。
3. 學習計數器的功能擴充套件。
4. 了解整合解碼器及顯示器的應用。
二、實驗原理
計數器是一種重要的時序邏輯電路，它不僅可以計數，而且用作定時控制及進行數字運算等。按計數功能計數器可分加法、減法和可逆計數器，根據計數體制可分為二進位制和任意進製計數器，而任意進製計數器中常用的是十進位制計數器。根據計數脈衝引入的方式又有同步和非同步計數器之分。
1. 用d觸發器構成非同步二進位制加法計數器和減法計數器：
圖3-10-1是用四隻d觸發器構成的四位二進位制非同步加法計數器，它的連線特點是將每只d觸發器接成t觸發器形式，再由低位觸發器的端和高一位的cp端相連線，即構成非同步計數方式。若把圖3-10-1稍加改動，即將低位觸發器的q端和高一位的cp端相連線，即構成了減法計數器。
圖3-10-1
本實驗採用的d觸發器型號為74ls74a，引腳排列見前述實驗。
2. 中規模十進位制計數器
中規模整合計數器品種多，功能完善，通常具有予置、保持、計數等多種功能。74ls182同步十進位制可逆計數器具有雙時鐘輸入，可以執行十進位制加法和減法計數，並具有清除、置數等功能。引腳排列如圖3-10-2所示。
其中置數端；cpu加計數端；cpd減計數端； 非同步進製輸出端； 非同步借位輸出端；qa、qb、qc、qd計數器輸出端；da、db、dc、dd資料輸入端；cr清除端。
表3-10-1為74ls192功能表，說明如下：
當清除端為高電平「1」時，計數器直接清零(稱為非同步清零)，執行其它功能時，cr置低電平。
當cr為低電平，置數端為低電平時，資料直接從置數端da、db、dc、dd置入計數器。
當cr為低電平，為高電平時，執行計數功能。執行加計數時，減計數端cpd接高電平，計數脈衝由加計數端cpu輸入，在計數脈衝上公升沿進行8421編碼的十進位制加法計數。執行減計數時，加計數端cpu接高電平，計數脈衝由減計數端cpd輸入，在計數脈衝上公升沿進行8421編碼十進位制減法計數。
表3-10-2為8421碼十進位制加、減計數器的狀態轉換表。
圖3-10-2
表3-10-1
3. 計數器的級聯使用
乙隻十進位制計數器只能表示0—9十個數，在實際應用中要計的數往往很大，一位數是不夠的，解決這個問題的辦法是把幾個十進位制計數器級聯使用，以擴大計數範圍。如圖3-10-3所示為有兩隻74ls192構成的加計數級聯電路圖，連線特點是低位計數器的cpu端接計數脈衝，進製輸出端接到高一位計數器的cpu端。在加計數過程中，當低位計數器輸出端由1001(g10)變為0000(g10)時，進製輸出端輸出乙個上公升沿，送到高一位的cpu端，使高一位計數器加1，也就是說低位計數器每計滿個位的十個數，則高位計數器計乙個數，即十位數。
同理，在減計數過程中，當低位計數器的輸出端由0000(010)變到1001(910)時，借位輸出輸出乙個上公升沿，送到高一位的cpd端使高一位減1。
4. 實現任意進製計數
利用中規模整合計數器中各控制及置數端，通過不同的外電路連線，使該計數器成為任意進製計數器，達到功能擴充套件的目的。圖3-10-4為利用74ls192的置數端的置數功能構成五進製加法計數器的原理圖，狀態轉換表如表3-10-3所示。它的工作過程是：
預先在置數輸入端輸入所需的數，本例為dddcddda=0000。假該計數器從0000狀態開始按8421編碼計數，當輸出狀態達到0100後再來乙個計數脈衝，計數器輸出端先出現qdqcqbqa=0101，此時與非門輸出立刻變為低電平，於是四位並行資料dddcdbda=0000被置入計數器中，即qdqcqbqa=0000，實現了五進製計數，緊接ld恢復高電平，為第二次迴圈作好準備。這種方法的缺點是置數時間太短及利用了乙個無效態，可能會造成解碼，顯示部分產生誤動作，此時，應採取措施消除之。
表3-10-2表3-10-3
圖3-10-3圖3-10-4圖3-10-5 圖3-10-6
5. 解碼及顯示
計數器輸出端的狀態反映了計數脈衝的多少，為了把計數器的輸出顯示為相應的數，需要接上解碼器和顯示器。計數器採用的碼制不同，解碼器電路也不同。
二十進位制解碼器用於將二十進位制**譯成十進位制數字，去驅動十進位制的數字顯示器件，顯示0—9十個數字，由於各種數字顯示器件的工作方式不同，因而對解碼器的要求也不一樣。中規模整合七段解碼器cc4511用於共陰極顯示器，可以與磷砷化led數碼管bs201或bs202配套使用。4511可以把8421編碼的十進位制數譯成七段輸出a、b、c、d、e、f、g，用以驅動共陰極led。
圖3-101-5為led七個字段顯示示意圖。圖3-10-6為計數、解碼、顯示的結構框圖。在實驗台上已完成了解碼cc4511和顯示器bs202之間的連線，實驗時只要將十進位制計數器的輸出端qa、qb、qc、qd直接連線到解碼器的相應輸入端a、b、c、d即可顯示0—9個數字。
三、實驗裝置與器件
1. eel—08元件 2. 示波器
3. 雙d觸發器74ls74×2、同步十進位制可逆計數器74ls192×2、2輸入四與門74ls00×1
四、實驗內容
1. 用74ls74d觸發器構成四位二進位制非同步加法計數器。
(1)取兩片74ls74，先把d觸發器接成t觸發器，驗證邏輯功能，待各觸發器工作正常後，再把它們按圖3-10-1連線。端接邏輯開關，最低位的cp端接單次脈衝源，輸出端q4—q1接電平指示器。為防止干擾各觸發器端應接某固定高電平(可接＋5v電源處)。
(2)清零後，由最低位觸發器的cp端逐個送入單次脈衝，觀察並列表記錄q4—q1狀態。
(3)將單次脈衝改為頻率為1khz的連續脈衝，用雙蹤示波器觀察cp、qd、qc、qb、qa波形，描繪之。
(4)將圖3-10-1電路中的低位觸發器的q端和高一位的cp端相連線，構成減法計數器，按實驗內容(2)、(3)要求進行實驗、觀察並列表記錄qd—qa狀態。
2. 測試74ls192十進位制可逆計數器的邏輯功能。
計數脈衝由單次脈衝源提供，清零端cr、置數端、資料輸入端da、db、dc、dd分別接邏輯開關，輸出端qa、qb、qc、qd分別接實驗台上解碼相應輸入端a、b、c、d及0—1指示器，、接0—1指示器。
按表3-10-1逐項測試74ls192邏輯功能，判斷此整合塊功能是否正常。
1)清除
令cr=1，其它輸入為任意狀態，這時qdqcqbqa=0000，解碼顯示為0字。清除功能完成後，置cr=0。
(2)置數
令cr=0，cpu，cpd任意，資料輸入端輸入任意一組二進位制數dddcdbda=dcba，令=0，觀察計數器輸出dcba是否已被置入？
予置功能完成後，置=1。
(3)加計數
cr=0， =cpn=1，cpu接單次脈衝源。
清零後由cpu逐個送入10個單次脈衝，觀察qd—qa及co狀態變化及數碼顯示情況，觀察輸出狀態變化是否發生在cpu的上公升沿。並用示波器觀察cpu、qd、qc、qb、qa波形。
(4)減計數
cr=0， =cpu=1，cpd接單次脈衝源。 參照(3)進行實驗。
3. 用兩片74ls192組成兩位十進位制加法計數器。
接圖3-10-3連線實驗電路。
輸入計數脈衝，進行由00—09累加計數，記錄之。
4. 將兩位十進位制加法計數器改接成兩位十進位制減法計數器。
實現由99—00遞減計數，記錄之。
5. 用74ls192及74ls00構成六進製制加法計數器。
按自擬電路連線實驗電路。
(1)逐個送入單脈衝，觀察並記錄之。
(2)觀察數碼顯示有否異常現象？如有，分析產生誤動作原因，並提出解決辦法。
五、實驗報告
1. 整理實驗資料，並畫出波形圖。
2. 總結用中規模整合計數器構成
任意進製計數器的方法。
3. 對實驗中異常現象分析。
六、預習要求
1. 複習有關計數器部分內容。
2. 擬出實驗中所需測試**圖3-10-7
3. 畫出用兩片74ls192構成兩位十進位制減法計數器電路圖。
4. 畫出用74ls192及74ls00構成六進製制加法計數器電路圖。
注：cc40192同步十進位制加/減計數器效能與74ls192相同，可互換使用，cc40192引腳排列如圖3-10-4，功能表如表3-10-4。本實驗如全部採用cmos整合塊，建議選用下列器件：
與非門：2輸入四與非門 cc4011 d觸發器：雙d觸發器 cc4012
計數器：bcd可予置數加/減計數器 cc—40192
表3-10-4
實驗十8253計數器實驗
一 實驗要求 利用8086外接8253可程式設計定時器 計數器，可以實現對外部事件進行計數。二 實驗目的 1 學習8086與8253的連線方法。2 學習8086對8253的控制方法。三 實驗電路及連線圖 用硬導線將8253片選訊號cs53接至138解碼200 207，將8279的片選訊號cs79接至...
用74LS162計數器設計24進製計數器
姓名 桑賢超班級 文自112 2班學號 201190519234 試驗 24進製計數器的設計日期 2012.11.17 指導老師 徐洪霞 一 實驗報告的名稱 24進製計數器的設計二 本次實驗的目的 1.掌握74ls162 計數器的用法 2.利用74ls162計數器設計乙個24進製計數器三 實驗裝置 ...
高速計數器詳細解說
s7 200高速計數器詳細解說 1.高速計數器指令 普通計數器受cpu掃瞄速度的影響，是按照順序掃瞄的方式進行工作。在沒個掃瞄週期中，對計數脈衝只能進行一次累加 對於脈衝訊號的頻率比plc的掃瞄頻率高時，如果仍採用普通計數器進行累加，必然會丟失很對輸入脈衝訊號。在plc中，對比掃瞄頻率高的輸入訊號的...