上下拉電阻總結
上拉電阻
1、當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平（一般為3.5v），這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。【ttl-cmos匹配輸出電平】
2、oc(集電極開路，ttl) 或od(漏極開路，coms)輸出必須加上拉電阻，才能使用。假如有乙個三態的門帶下一級門.如果直接把三態的輸出接在下一級的輸入上,當三態的門為高阻態時,下一級的輸入就如同漂空一樣.
可能引起邏輯的錯誤,對mos電路也許是有破壞性的.所以用電阻將下一級的輸入拉高或拉低,既不影響邏輯又保正輸入不會漂空 【oc】
3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。【驅動能力】
4、在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。【輸入阻抗】
5、晶元的管腳加上拉電阻來提高輸出電平,從而提高晶元輸入訊號的雜訊容限增強抗干擾能力【雜訊容限】
6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。【emc】
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。【電阻匹配】
8、可以用來降低輸出電流。設上拉電阻的阻值為r，當輸出低電平時，輸出端的電流為(vcc - vsds)/r (設vsds為cmos管飽和壓降)，如果直接將od端接在電源vcc上，相當於r = 0，這意味著電流過大，從而造成輸出端燒毀。【輸出電流】
9、如果輸出電流比較大，輸出的電平就會降低（電路中已經有了乙個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平「拉高」。（就是並乙個電阻在ic內部的上拉電阻上，讓它的壓降小一點）。當然管子按需要該工作**性範圍的上拉電阻不能太小。
當然也會用這個方式來實現閘電路電平的匹配。
10、需要注意的是，上拉電阻太大會引起輸出電平的延遲。（rc延時）
11、一般cmos閘電路輸出不能給它懸空，都是接上拉電阻設定成高電平。在數位電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地
12、上拉電阻的工作原理圖如右圖
上部的乙個bias resaitor 電阻因為是接地，因而叫做下拉電阻，意思是將電路節點a的電平向低方向（地）拉；同樣，圖中下部的乙個bias resaitor 電阻因為接電源（正），因而叫做上拉電阻，意思是將電路節點a的電平向高方向（電源正）拉。當然，許多電路中上拉電阻和下拉電阻中間的那個12k電阻是沒有的或者是看不到的。 上圖是rs－485/rs－422匯流排上的，可以一下子認識上拉電阻和下拉電阻的意思。
但許多電路只有乙個上拉電阻或下拉電阻，而且實際中，還是上拉電阻的為多。
下拉電阻
和上拉電阻的原理差不多，只是拉到gnd去而已，那樣電平就會被拉低。 下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)
上拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是灌電流。上拉是對器件注入電流，下拉是輸出電流。
上拉電阻阻值的選擇原則包括
1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成rc延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。
下拉電阻的設定的原則和上拉電阻是一樣的。
上拉電阻阻值選擇
oc門輸出高電平時是乙個高阻態，其上拉電流要由上拉電阻來提供，
例：設輸入端每埠不大於100ua,設輸出口驅動電流約500ua，標準工作電壓是5v，輸入口的高低電平門限為0.8v(低於此值為低電平)；2v(高電平門限值)。
選上拉電阻時：
500ua x 8.4k= 4.2即選大於8.
4k時輸出端能下拉至0.8v以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.
8v即可。
當輸出高電平時，忽略管子的漏電流，兩輸入口需200ua
200ua x15k=3v即上拉電阻壓降為3v，輸出口可達到2v，此阻值為最大阻值，再大就拉不到2v了。選10k可用。coms門的可參考74hc系列
設計時管子的漏電流不可忽略，io口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要餵飽後面的輸入口，輸出低電平不要把輸出口喂撐了（否則多餘的電流餵給了級聯的輸入口，高於低電平門限值就不可靠了）
再例：一、最大值的計算原則：要保證上拉電阻明顯小於負載的阻抗，以使高電平時輸出有效。
例如：負載阻抗是10k，供電電壓是5v，如果要求高電平不小於4.5v，那麼，上拉電阻最大值 r大:(5-4.5)=10:5
r大=1k 也就是最大值1k，（如果超過了1k，輸出的高電平就小於4.5v了）
二、最小值的計算原則：保證不超過管子的額定電流（如果不是場效電晶體而是三極體也可依照飽和電流來計算）
例：管子的額定電流150ma，放大倍數100，基極限流電阻10k，工作在5v的系統中。那麼，演算法如下：
ib＝u/r=(5-0.7)/10=0.47(ma) ic＝100*0.47＝47ma 小於額定的150，所以可以按飽和法來算最小值。
上拉電阻最小值
r小＝5v/47ma=106歐姆 （如果小於這個電阻，管子就會過飽和而沒有意義了。如果大於這個值，管子的導體電阻就會變大一些，所以太高也不利於低電平的輸出）
注意：算出最大最小值後，一般是隨便選個中間值就可以了，例如本例子可以選510歐姆的上拉電阻。但是，如果負載電流較大，低電平要求嚴格，那麼就要選100歐姆的上拉電阻。
但是如果考慮省電因素，而低電平要求不嚴格，那麼就可用1k的上拉電阻了。
更詳細的計算可參考文章：整合oc門上拉電阻的分析計算
p0為什麼要上拉電阻原因有：
1. p0口片內無上拉電阻
2. p0為i/o口工作狀態時，上方fet被關斷，從而輸出腳浮空，因此p0用於輸出線時為開漏輸出。
3. 由於片內無上拉電阻，上方fet又被關斷，p0輸出1時無法拉公升埠電平。
p0是雙向口，其它p1，p2，p3是準雙向口。 準雙向口是因為在讀外部資料時要先「準備」一下，為什麼要準備一下呢？微控制器在讀準雙向口的埠時，現應給埠鎖存器賦1，目的是使fet關斷，不至於因片內fet導通使埠鉗制在低電平。
上下拉一般選10k！
什麼是oc、od
集電極開路門(集電極開路 oc 或源極開路od)open-drain是漏極開路輸出的意思，相當於集電極開路(open-collector)輸出，即ttl中的集電極開路（oc）輸出。一般用於線或、線與，也有的用於電流驅動。open-drain是對mos管而言，open-collector是對雙極型管而言，在用法上沒啥區別。
引入oc(或od)的原因
oc(od)電路型別的出現是應發光二極體的應用而產生的，由於發光二極體亮度高，驅動電壓小，電流也小，壽命長，可以直接接入ttl、cmos電路中，能夠降低產品成本，所以得到了廣泛的應用。
發光二極體的驅動電流不超過20ma，設vsds = 0.3v，那麼在vcc = 3.3v電路中，上拉電阻可以這樣估算:
r = (vcc - vsds)/20ma = 150ω，實際應用中為了安全起見，常取r = 200ω。
開漏形式的電路有以下幾個特點：
1.利用外部電路的驅動能力，減少ic內部的驅動。 或驅動比晶元電源電壓高的負載.【驅動能力】
2.可以將多個開漏輸出的pin，連線到一條線上。通過乙隻上拉電阻，在不增加任何器件的情況下，形成「與邏輯」關係。
這也是i2c，smbus等匯流排判斷匯流排占用狀態的原理。如果作為圖騰輸出必須接上拉電阻。接容性負載時，下降延是晶元內的電晶體，是有源驅動，速度較快；上公升延是無源的外接電阻，速度慢。
如果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。【線與】
3.可以利用改變上拉電源的電壓，改變傳輸電平。例如加上上拉電阻就可以提供ttl/cmos電平輸出等。
4.開漏pin不連線外部的上拉電阻，則只能輸出低電平。一般來說，開漏是用來連線不同電平的器件，匹配電平用的。
5.正常的cmos輸出級是上、下兩個管子，把上面的管子去掉就是open-drain了。這種輸出的主要目的有兩個：電平轉換和線與。
6.由於漏級開路，所以后級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電平。這樣你就可以進行任意電平的轉換了。
7.線與功能主要用於有多個電路對同一訊號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因為open-drain上面的管子被拿掉，高電平是靠外接的上拉電阻實現的。（而正常的cmos輸出級，如果出現乙個輸出為高另外乙個為低時，等於電源短路。
）8.open-drain提供了靈活的輸出方式，但是也有其弱點，就是帶來上公升沿的延時。因為上公升沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延時大功耗小。
所以如果對延時有要求，則建議用下降沿輸出。
什麼是線或邏輯與線與邏輯？
在乙個結點(線)上, 連線乙個上拉電阻到電源 vcc 或 vdd 和 n 個 npn 或 nmos 電晶體的集電極 c 或漏極 d, 這些電晶體的發射極 e 或源極 s 都接到地線上, 只要有乙個電晶體飽和, 這個結點(線)就被拉到地線電平上.
上拉電阻下拉電阻總結
上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms 電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。2 oc閘電路必須加上拉電阻，才能使用。3 為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。4 在coms...
上拉電阻下拉電阻的總結
上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。2 oc閘電路必須加上拉電阻，才能使用。3 為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。4 在coms晶...
上拉電阻下拉電阻的總結
上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。2 oc閘電路必須加上拉電阻，才能使用。3 為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。4 在coms晶...