上拉電阻：
1、當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平（一般為3.5v），這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc閘電路必須加上拉電阻，才能使用。
3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。
4、在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。
5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限增強抗干擾能力。
6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。
對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成rc延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。
下拉電阻的設定的原則和上拉電阻是一樣的。
oc門輸出高電平時是乙個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每埠不大於100ua,設輸出口驅動電流約500ua，標準工作電壓是5v，輸入口的高低電平門限為0.8v(低於此值為低電平)；2v(高電平門限值)。
選上拉電阻時：
500ua x 8.4k= 4.2即選大於8.
4k時輸出端能下拉至0.8v以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.
8v即可。當輸出高電平時，忽略管子的漏電流，兩輸入口需200ua 200ua x15k=3v即上拉電阻壓降為3v，輸出口可達到2v，此阻值為最大阻值，再大就拉不到2v了。選10k可用。
coms門的可參考74hc系列設計時管子的漏電流不可忽略，io口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要餵飽後面的輸入口，輸出低電平不要把輸出口喂撐了（否則多餘的電流餵給了級聯的輸入口，高於低電平門限值就不可靠了）。
在數位電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。
1. 電阻作用：
接電組就是為了防止輸入端懸空，減弱外部電流對晶元產生的干擾，保護cmos內的保護二極體,一般電流不大於10ma ，上拉和下拉、限流，改變電平的電位，常用在ttl-cmos匹配。在引腳懸空時有確定的狀態增加高電平輸出時的驅動能力。為oc門提供電流，那要看輸出口驅動的是什麼器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。
如果有上拉電阻那它的埠在預設值為高電平你要控制它必須用低電平才能控制如三態閘電路三極體的集電極，或二極體正極去控制把上拉電阻的電流拉下來成為低電平。尤其用在介面電路中,為了得到確定的電平,一般採用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同乙個微控制器來驅動,必須設定初始狀態.防止直通!
2、定義：
上拉就是將不確定的訊號通過乙個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
上拉是對器件注入電流，下拉是輸出電流。弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分。對於非集電極（或漏極）開路輸出型電路（如普通閘電路）提公升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。
3、為什麼要使用拉電阻：
一般作單鍵觸發使用時，如果ic本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發後回到原狀態，必須在ic外部另接一電阻。數位電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！
一般說的是i/o埠，有的可以設定，有的不可以設定，有的是內建，有的是需要外接，i/o埠的輸出類似與乙個三極體的c，當c接通過乙個電阻和電源連線在一起的時候，該電阻成為上c拉電阻，也就是說，如果該埠正常時為高電平，c通過乙個電阻和地連線在一起的時候，該電阻稱為下拉電阻，使該埠平時為低電平，作用：比如：當乙個接有上拉電阻的埠設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。
上拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是你同學說的灌電流
51系列i/o口上拉電阻使用點滴
按常規，在51埠（p1、p2、p3）某位用作輸入時，必須先向對應的鎖存器寫入1，使fet截止。一般情況是這樣，也有例外。所謂io口內部與電源相連的上拉電阻而非一常規線性電阻，實質上，該電阻是由兩個場效電晶體併聯在一起：
乙個fet為負載管，其阻值固定；另乙個fet可工作在導通或截止兩種狀態（姑且叫可變fet）。使其總電阻值變化近似為0或阻值較大（20千歐--40千歐）兩種情況。當和埠鎖存器相連的fet由導通至截止時，該阻值近似為 0，可將引腳快速上拉至高電平；當和鎖存器相連的fet由截止至導通時，該電阻呈現較大阻值，限制了和埠鎖存器相連的fet的導通電流。
51io口作為輸入端和外部訊號相連有時必須考慮上述特性，本人在設計ltp1245熱敏列印頭驅動板時，資料上推介熱敏頭「抬頭」和「紙盡」訊號由頭中內嵌檢測電路提供，mcu io口採集該訊號時需加緩衝（如74hc04）。當時本人認為51io口上拉電阻為一較大阻值的固定電阻，對輸入訊號無影響，故未加緩衝電路（為降低成本能省則省）。可到除錯pcba時發現，「抬頭」、「紙盡」狀態變化時，採集訊號只在3.
90v--5.10v 之間變化,應為低電平時無低電平輸出。究其原因，列印頭的「抬頭」、「缺紙」訊號輸出為一光敏三極體的集電極輸出，集電極和電源間原有乙個負載電阻，飽和導通設計工作電流僅為450--1100微安，當該集電極直接和mcu io口某位相連時，io口上拉電阻和光敏三極體負載電阻併聯，當io口上拉時，上拉電阻極小致使光敏三極體直流負載線斜率陡然增大，工作狀態進入放大區而非希望的飽和區。
當時在不改硬體的條件下，我幾乎無計可施，甚至想到了準備燒斷io口上拉電阻（前兩天我曾發帖求救怎麼燒斷io口上拉電阻的方法）後來聽網友建議該方法風險較大，所以總想用軟體方法解決。
後來我的解決方法是：取樣訊號前不是先向對應鎖存器寫1，而是先寫入0，再寫入1，延時約10毫秒以上，然後再取樣（當然此法只適應於取樣頻率很低的情況）。這樣作的目的是：
先寫入0迫使io口上拉電阻先為一較大值，此時如果外部光敏三極體本來處於截止狀態，當完成上述一系列鎖存器的寫入過程後光敏管仍為截止態，io口正確取樣到高電平；此時如果外部光敏三極體基極電流足夠大有容許三極體飽和導通的條件（即基極吸收到充分光強），雖然取樣一開始集電極被人為鉗位在低電平，但當下一時隙和io口相連的鎖存器被寫入1時，在io口上拉電阻中的可變fet導通之前，光敏三極體已先進入飽和態而又把引腳鉗位在實際輸出的低電平，此時mcu io口的上拉電阻仍為較大阻值，同時和原光敏三極體集電極負載電阻併聯（考慮併聯後阻值變化，原光敏三極體集電極負載電阻需增大到適當阻值）充當飽和導通後光敏三極體的負載電阻，事實上，io口上拉電阻中的可變fet未來得及導通又被截止了，由此又保證了訊號低電平的正確取樣。經過波形測試問題得到解決。
上拉電阻和下拉電阻的作用
很多微控制器開發的入門者，以及一些從事軟體開發的人，往往在開發微控制器 的時候遇到上拉電阻 下拉電阻的概念卻又無法通過字面理解其中的含義。那麼，什麼叫上拉電阻和下拉電阻呢？上拉電阻就是把不確定的訊號通過乙個電阻嵌位在高電平，此電阻還起到限 流的作用。同理，下拉電阻是把不確定的訊號嵌位在低電平。上拉電...
上拉電阻下拉電阻總結
上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms 電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。2 oc閘電路必須加上拉電阻，才能使用。3 為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。4 在coms...
上拉電阻下拉電阻的總結
上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。2 oc閘電路必須加上拉電阻，才能使用。3 為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。4 在coms晶...