在新設計及開發專案的開始，正確選擇有源與無源器件及完善的電路設計技術，將有利於以最低的成本獲得emc認證，減少產品因遮蔽和濾波所帶來的額外的成本、體積和重量。 這些技術也可以提高數碼訊號的完整性及模擬訊號訊雜比，可以減少重複使用硬體及軟體至少一次，這也將有助於新產品達到其功能技術要求，盡早投入市場。這些emc技術應視為公司竟爭優勢的一部分，有助於使企業獲得最大的商業利益。
1.1數字器件與emc電路設計
1.1.1器件的選擇
大部分數字ic生產商都至少能生產某一系列輻射較低的器件，同時也能生產幾種抗esd的i/o晶元，有些廠商**emc效能良好的vlsi（有些emc微處理器比普通產品的輻射低40db）；大多數數位電路採用方波訊號同步，這將產生高次諧波分量，如圖1示。時鐘速率越高，邊沿越陡，頻率和諧波的發射能力也越高。 因此，在滿足產品技術指標的前提下，盡量選擇低速時鐘。
在hc能用時絕不要使用ac，cmos4000能行就不要用hc。要選擇整合度高並有emc特性的積體電路，比如：
* 電源及地的引腳較近
* 多個電源及地線引腳
* 輸出電壓波動性小
* 可控開關速率
* 與傳輸線匹配的i/o電路
* 差動訊號傳輸
* 地線反射較低
* 對esd及其他干擾現象的抗擾性
* 輸入電容小
* 輸出級驅動能力不超過實際應用的要求
* 電源瞬態電流低（有時也稱穿透電流）
這些引數的最大、最小值應由其生產商一一指明。由不同廠家生產的具有相同型號及指標的器件可能有顯著不同的emc特性，這一點對於確保陸續生產的產品具有穩定的電磁相容符合性是很重要的。
高技術積體電路的生產商可以提供詳盡的emc設計說明，比如intel的奔騰mmx晶元就是這樣。設計人員要了解這些並嚴格按要求去做。詳盡的emc設計建議表明：
生產商關心的是使用者的真正需求，這在選擇器件時是必須考慮的因素。在早期設計階段，如果ic的emc特性不清楚，可以通過一簡單功能電路（至少時鐘電路要工作）進行各種emc測試，同時要盡量在高速資料傳輸狀態完成操作。發射測試可方便地在一標準測試台上進行，將近場磁場探頭連線到頻譜分析儀（或寬頻示波器）上，有些器件明顯地比其他一些器件雜訊小得多，測試抗擾度時可採用同樣的探頭，並連到訊號發生器的輸出端（連續射頻或瞬態）。
但如果探頭是儀器專配的（不只是簡單的短路環或導線），首先要檢查其功率承受能力是否滿足要求。測試時近場探頭需貼近器件或pcb板，為了定位「關鍵探測點」和最大化探頭方向 ， 應首先在整個區域進行水平及垂直掃瞄（使探頭在各個方向相互垂直），然後在訊號最強的區域集中進行掃瞄。
圖1 上公升/下降時間為1ns的理想60mhz方波的頻譜
1.1.2 不宜採用ic 座
ic座對emc 很不利，建議直接在pcb上焊接表貼晶元，具有較短引線和體積較小的ic晶元則更好， bga及類似晶元封裝的ic在目前是最好的選擇。安裝在座（更糟的是，插座本身有電池）上的可程式設計唯讀儲存器（prom）的發射及敏感特性經常會使乙個本來良好的設計變壞。因此，應該採用直接焊接到電路板上的表貼可程式設計儲存器。
帶有zif座和在處理器（能方便公升級）上用彈簧安裝散熱片的母板，需要額外的濾波和遮蔽，即使如此，選擇內部引線最短的表貼zif 座也是有好處的。
1.1.3電路技術
* 對輸入和按鍵採用電平檢測（而非邊沿檢測）
* 使用前沿速率盡可能慢且平滑的數碼訊號（不超過失真極限）
* 在pcb樣板上，允許對訊號邊沿速度或頻寬進行控制（例如，在驅動端使用軟鐵氧體磁珠或串聯電阻）
* 降低負載電容，以使靠近輸出端的集電極開路驅動器便於上拉，電阻值盡量大
* 處理器散熱片與晶元之間通過導熱材料隔離，並在處理器周圍多點射頻接地。
* 電源的高質量射頻旁路（解耦）在每個電源管腳都是重要的。
* 高質量電源監視電路需對電源中斷、跌落、浪湧和瞬態干擾有抵抗能力
* 需要乙隻高質量的看門狗
* 決不能在看門狗或電源監視電路上使用可程式設計器件
* 電源監視電路及看門狗也需適當的電路和軟體技術，以使它們可以適應大多數的不測情況，這取決於產品的臨界狀態
* 當邏輯訊號沿的上公升/下降時間比訊號在pcb走線中傳輸乙個來回的時間短時，應採用傳輸線技術：
a 、經驗：訊號在每公釐軌線長度中傳輸乙個來回的時間等於36皮秒
b 、為了獲得最佳emc特性，對於比a中經驗提示短得多的軌線，使用傳輸線技術
有些數字ic產生高電平輻射，常將其配套的小金屬盒焊接到pcb地線而取得遮蔽效果 。pcb上的遮蔽成本低，但在需散熱和通風良好的器件上並不適用。
時鐘電路通常是最主要的發射源，其pcb軌線是最關鍵的一點，要作好元件的布局，從而使時鐘走線最短，同時保證時鐘線在pcb的一面但不通過過孔。當乙個時鐘必須經過一段長長的路徑到達許多負載時，可在負載旁邊安裝一時鐘緩衝器，這樣，長軌線（導線）中的電流就小很多了。這裡，相對的失真並非重要。
長軌線中的時鐘沿應盡量圓滑，甚至可用正弦波，然後由負載旁的時鐘緩衝器加以整形。
1.1.4擴充套件頻譜時鐘
所謂的「擴充套件頻譜時鐘」是一項能夠減小輻射測量值的新技術，但這並非真正減小了瞬時發射功率，因此，對一些快速反應裝置仍可能產生同樣的干擾。這種技術對時鐘頻率進行1% ~ 2% 的調製，從而擴散諧波分量，這樣在cispr16或fcc發射測試中的峰值較低。所測的發射減小量取決於頻寬和測試接收機的積分時間常數，因此這有一點投機之嫌，但該項技術已被fcc所接受，並在美國和歐洲廣泛應用。
調制度要控制在音訊範圍內，這樣才不會使時鐘訊號失真，圖2是一時鐘諧波發射改善的例子。擴充套件頻譜時鐘不能應用於要求嚴格的時間通訊網路中，比如乙太網、光纖、fdd、atm、sonet和adsl。.
絕大多數來自數位電路發射的問題是由於同步時鐘訊號。非同步邏輯（比如amulet微處理器，正由steve furbe教授領導的課題組在umist研製）將大大地降低發射量，同時也可獲得真正的擴頻效果，而不只是集中在時鐘諧波上產生發射。
圖2 時鐘擴頻導致的輻射降低
1.2模擬器件和電路設計
1.2.1選擇模擬器件
從emc的角度選擇模擬器件不象選擇數字器件那樣直接，雖然同樣希望發射、轉換速率、電壓波動、輸出驅動能力要盡量小，但對大多數有源模擬器件，抗擾度是乙個很重要的因素，所以確定明確的emc訂購特徵相當困難。
來自不同廠商的同一型號及指標的運算放大器，可以有明顯不同的emc效能，因此確保後續產品效能引數的一致性是十分重要的。敏感模擬器件的廠商提供emc或電路設計上的信噪處理技巧或pcb布局，這表明他們關心使用者的需求，這有助於使用者在購買時權衡利弊。
1.2.2防止解調問題
大多數模擬裝置的抗擾度問題是由射頻解調引起的。運放每個管腳都對射頻干擾十分敏感，這與所使用的反饋線路無關（見圖3），所有半導體對射頻都有解調作用，但在模擬電路上的問題更嚴重。即使低速運放也能解調移動**頻率及其以上頻率的訊號，圖4表明了實際產品的測試結果。
為了防止解調，模擬電路處於干擾環境中時需保持線性和穩定，尤其是反饋迴路，更需在寬頻帶範圍內處於線性及穩定狀態，這就常常需要對容性負載進行緩衝，同時用乙個小串聯電阻（約為500）和乙個大約5pf的積分反饋電容串聯。
進行穩定度及線性測試時，在輸入端注入小的但上公升沿極陡 (<1ns) 的方波訊號（也可以通過電容饋送到輸出端和電源端），方波的基頻必須在電路預期的頻帶內，電路輸出應用100mhz（至少）的示波器和探針進行過衝擊和振鈴檢查，對音訊或儀表電路也應如此，對更高速模擬電路，要選取頻帶更寬的示波器，同時注意使用探頭的技巧。
超過訊號高度50%的過衝擊表明電路不穩定，對過衝擊應予以有效的衰減，訊號的任何長久的振鈴（超過兩個週期）或突發振盪表明其穩定度不好。
以上測試應在輸入及輸出端均無濾波器的情況下進行，也可以用掃頻代替方波，頻譜分析儀代替示波器（更易看出共振頻率）
圖3 任何半導體器件都會發生解調，所有引線都敏感
圖4 運算放大器能夠有效地解調射頻訊號
1.2.3其它模擬電路技術
獲得一穩定且線性的電路後，其所有聯線可能還需濾波，同一產品中的數位電路部分總會把雜訊感應到內部連線上，外部連線則承受外界的電磁環境的騷擾。濾波器將在後面介紹。
決不要試圖採用有源電路來濾波和抑制射頻頻寬以達到emc要求，只能使用無源濾波器（最好是rc型）。在運放電路中，只有在其開環增益遠大於閉環增益時的頻率範圍內，積分反饋法才有效，但在更高頻率，它不能控制頻率響應。
應避免採用輸入、輸出阻抗高的電路，比較器必須具有遲滯特性（正反饋），以防止因為雜訊和干擾而使輸出產生誤動作，還可防止靠近切換點處的振盪 。不要使用比實際需要快得多的輸出轉換比較器，保持dv/dt在較低狀態。
對高頻模擬訊號（例如射頻訊號），傳輸線技術是必需的，取決於其長度和通訊的最高頻率，甚至對低頻訊號，如果對內部聯接用傳輸線技術，其抗擾度也將有所改善。
有些模擬積體電路內的電路對高場強極為敏感，這時可用小金屬殼將其遮蔽起來（如果散熱允許），並將遮蔽盒焊接到pcb地線面上。
與數位電路相同，模擬器件也需要為電源提供高質量的射頻旁路（去耦），但同時也需低頻電源旁路，因為模擬器件的電源雜訊抑制率（psrr）對1khz以上頻率是很微弱的，對每個運放、比較器或資料轉換器的每個模擬電源引腳的rc或lc濾波都是必要的，這些電源濾波器轉折頻率和過渡帶斜率應補償器件psrr的轉折頻率和斜率，以在所關心的頻帶內獲得期望的psrr。一般的emc設計指南中都很少涉及射頻設計，這是因為射頻設計者一般都很熟悉大多數連續的emc現象，然而需要注意的是，本振和if頻率一般都有較大的洩漏 ，所以需要著重遮蔽和濾波。
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