圖2.1 數字示波器顯示原理
數字示波器的工作原理可以用圖2.1 來描述，當輸入被測訊號從無源探頭進入到數字示波器，首先通過的是示波器的訊號調理模組，由於後續的a/d模數轉換器對其測量電壓有乙個規定的量程範圍，所以，示波器的訊號調理模組就是負責對輸入訊號的預先處理，通過放大器放大或者通過衰減網路衰減到一定合適的幅度，然後才進入a/d轉換器。在這一階段，微控制器可設定放大和衰減的倍數來讓使用者選擇調整訊號的幅度和位置範圍。
在a/d取樣模組階段，訊號實時在離散點取樣，取樣位置的訊號電壓轉換為數字值，而這些數字值成為取樣點。該處理過程稱為訊號數位化。a/d取樣的取樣時鐘決定了adc取樣的頻度。
該速率被稱為取樣速率，表示為樣值每秒（s/s）。a/d模數轉換器最終將輸入訊號轉換為二進位制資料，傳送給捕獲儲存區。
因為處理器的速度跟不上高速a/d模數轉換器的轉換速度，所以在兩者之間需要新增乙個快取記憶體，明顯，這裡捕獲儲存區就是充當快取記憶體的角色。來自adc的取樣點儲存在捕獲儲存區，叫做波形點。幾個取樣點可以組成乙個波形點，波形點共同組成一條波形記錄，建立一條波形記錄的波形點的數量稱為記錄長度。
捕獲儲存區內部還應包括乙個觸發系統，觸發系統決定記錄的起始和終止點。
被測的模擬訊號在顯示之前要通過微處理器的處理，微處理器處理訊號，包括獲取訊號的電壓峰峰值、有效值、週期、頻率、上公升時間、相位、延遲、占空比、均方值等資訊，然後調整顯示執行。最後，訊號通過顯示器的視訊記憶體顯示在螢幕上。
（1）頻頻寬度
當示波器輸入不同頻率的等幅正弦訊號時，螢幕上顯示的訊號幅度下降3db所對應的輸入訊號上、下限頻率之差，稱為示波器的頻頻寬度，單位為mhz或ghz。
（2）取樣速率：
取樣速率是指單位時間內在不連續的時間點上獲取模擬輸入量並進行量化的次數，也稱數位化速率，單位用sa/s（ sampling/s ）表示。
用每秒鐘完成的ad轉換的最高次數來衡量。常以頻率來表示，取樣速率越高，反應儀器捕捉高頻或快速訊號的能力愈強。取樣速率主要由ad轉換速率來決定。
數字儲存示波器的測量時刻的實時取樣速率可根據被測訊號所設定的掃瞄時間因數(即掃瞄一格所用的時間)來推算。其推算公式為
1）式中，n為每格的取樣點數，t為掃瞄時間因數。
在進行訊號數位化的時候為保持足夠的訊號細節，就要求取樣時鐘的頻率至少應為訊號本身所包含的最高頻率的兩倍。這個要求通常成為夏農取樣定理或者乃奎斯特定律。
然而，為了避免混疊現象和較好的再現所測訊號的波形，示波器的取樣率一般需要達到被測訊號頻率的10倍甚至20倍以上。如此的話，在不少情況下，就會存在顯示點數不夠的問題，例如用取樣率為500ms/s的示波器觀測100mhz的正弦訊號，則每個週期上只顯示5個取樣點，觀測效果較差。
(3)解析度
解析度指示示波器能分辨的最小電壓增量，即量化的最小單元。它包括垂直電壓靈敏度(電壓解析度)和水平時間靈敏度 (時間解析度)。垂直電壓靈敏度與ad轉換的解析度相對應，常以螢幕每格的分級數(級/div)或百分數來表示。
水平時間靈敏度由取樣速率和儲存器的容量決定，常以螢幕每格含多少個取樣點或用百分數來表示。取樣速率決定了兩個點之間的時間間隔，儲存容量決定了一屏內包含的點數。一般示波管螢幕上的座標刻度為8*10div(即螢幕垂直顯示格為8格，水平顯示格為10格)，如果採用8位的ad轉換器(256級)，則垂直解析度表示為32級/div，或用百分數來表示為1/256=0.
39%：如果採用容量為1k的ram，則水平解析度為1024/10=100點/div。
(4)儲存容量
儲存容量又稱記錄長度，它由採集儲存器(主儲存器)最大儲存容量來表示，常以字為單位。數字儲存器常採用256，512，1k等容量的高速半導體儲存器。
方案一：採用80c51微控制器為控制核心，其系統框圖如圖1-1所示。對輸入訊號進行放大或衰減後，用外接觸發電路產生觸發訊號，通過a/d轉換將模擬訊號轉換成數碼訊號，再通過微控制器將資料鎖存至外部ram，然後由微控制器控制將資料送至d/a輸出。
圖1-1方案一系統框圖
這種方案結構較為簡潔，但很明顯，a/d的最高取樣速度達1mhz，由普通微控制器直接處理這樣速率的資料難以勝任，採用高檔微控制器甚至採用dsp晶元，成本偏高不說，還將大大增加開發的難度。而且目前常用的外接ram晶元時鐘週期一般為40mhz～50mhz，難以達到高速資料儲存的要求。
方案二：用fpga可程式設計邏輯器件作為控制及資料處理的核心，利用fpga的層次化儲存器系統結構，使用fpga內部整合的基本邏輯功能塊配置成雙埠同步ram對採集訊號進行儲存，完成設計指標。其系統框圖如圖2所示。
圖1-2方案二系統框圖
由於fpga可**程式設計，因此大大加快了開發速度。電路中的大部分邏輯控制功能都由單片fpga完成，多個功能模組如取樣頻率控制模組、資料儲存模組都集中在單個晶元上，大大簡化了外圍硬體電路設計，增加了系統的穩定性和可靠性。fpga的高速效能比其他控制晶元更適合於高速資料採集和處理，而且使用fpga內部儲存模組完成輸入訊號的量化儲存，在儲存速度上有著外接ram無法比擬的優勢。
方案三：以cortex-m3核心的stm32為主控制器的方案如下面圖1-3所示：
圖1-3 方案三系統框圖
微處理器採用意法半導體的32位處理器stm32f103vet6,其內部是arm公司cortex-m3核心，工作主頻最高可達72mhz,再在其上面移植開源的實時作業系統c/os-ii系統，確保系統的實時性和穩定性。由於高速a/d轉換器的速度太快，stm32處理資料的速度跟不上，所以在中間加入fifo快取記憶體器。利用stm32內部自帶的f**c(靈活的靜態儲存器控制器)來控制tft液晶屏重新整理波形，可實現更高頻率的訊號的波形重新整理和顯示。
此為，利用stm32的高階定時器可輸出高達12mhz的時鐘，可以作為高速a/d轉換器的取樣時鐘和fifo儲存器的控制時鐘，從而避免了一大堆由有源晶振和數字晶元組成的時鐘電路。
方案比較：
方案一雖然簡單，但是51微控制器處理能力有限，無法實現數字示波器的基本指標；
方案二採用fpga雖然能深入開發數字示波器，然而，其成本偏高，即使加入sopc軟核，其軟體壓力也很大。
方案三是能夠實現嵌入式數字示波器基本指標的良好方案，器件成本不高，實時作業系統c/os-ii 簡化程式設計，提供系統實時性和穩定性。
因此，本設計最終選擇方案三開展設計。
由於stm32處理資料的能力比較有限，加之一般應用中波形儲存和頻率分析用處不大，所以在這裡，系統並沒有做這兩個部分的功能實現。雖然系統所用的a/d轉換器ads830的最高取樣頻率可達60mhz，然而，其時鐘訊號是stm32的定時器產生的，最高只能輸出12mhz，所以這裡設計的最高實時取樣率為12mhz，然而，由於程式中加入了內插演算法，所以最高輸入訊號的頻率仍然可以高達1mhz，基本可以滿足一般應用需求。
系統效能的預期設計指標具體如表1所示：
表1 系統效能設計指標
該數字示波器的水平時間靈敏度與取樣頻率的對應關係如表2所示：
該數字示波器的垂直電壓靈敏度與放大倍數的對應關係如表3所示：
本設計的主要系統框圖如下圖3-1所示：
圖3-1 系統整體設計框圖
圖3-2耦合電路
所設計的耦合電路如上圖3-2所示：
數字示波器的輸入訊號從bnc無源探頭輸入，由於輸入的模擬訊號中有交流成分和直流成分在裡面，所以此部分電路用來供使用者選擇是否需要測量輸入訊號的直流成分。c35是耦合電容，用來隔離輸入訊號的直流成分。耦合電容的值是根據后級輸入阻抗來計算，耦合電容與後面的負載電阻構成了rc高通濾波器，由rc高通濾波器的截止頻率計算公式是：
2)后級訊號調理電路的輸入阻抗是1m歐姆，所以為了使輸入訊號能夠低至1hz的交流訊號，所以截止頻率應該低於1hz，所計算而得的c電容值應該大於0.16uf ，所以這裡耦合電容的值取1uf 。
由交流輸入到直流輸入的切換用繼電器來實現，為了盡量減小繼電器切換時所引入的機械雜訊以免影響輸入訊號，這裡繼電器選用松下的小型訊號繼電器tq2-5v。由電路可知，繼電器斷開時為交流耦合方式，繼電器吸合時為直流耦合方式。
訊號調理電路可分為兩個部分，第一部分是衰減網路電路，第二部分是程式控制放大電路。
圖3-3 衰減網路電路
所設計的衰減網路電路如圖3-3 所示。利用電阻串聯的分壓原理，衰減網路電路實現兩級衰減，當繼電器k2斷開時，輸入訊號被衰減到原來的0.5，即衰減2倍；當繼電器k2吸合時，輸入訊號被衰減到原來的0.
05，即衰減20倍。電阻旁邊的電容起頻率補償作用。之所以選擇的是可調電容，那是因為未知的待測訊號的頻率是在可變的乙個範圍裡，如果輸入訊號頻率很低，輸入電容對其還不會有多大影響，如果頻率上公升，待測點的等效電阻和示波器輸入端的輸入電容會形成乙個積分電路，如此便會造成高頻失真。
所以為了避免此失真情況出現，在電阻旁邊併聯兩個容值可調的電容來形成乙個微分電路，去抵消積分電路的效應。同樣的，為了減小機械雜訊，繼電器選用了松下電器的訊號繼電器tq2-5v。
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