1: 高速pcb的疊層設計2
訊號線卡分割走線4
2： 高速pcb設計7
3：高速ddr走線設計15
4：電磁干擾(emi)共模和差模訊號18
高速pcb的疊層設計
隨著現在系統工作頻率的提高，器件的切換時間越來越小，pcb的設計複雜度逐步提高，對於訊號完整性的分析除了反射，串繞以及emi等之外，合理的層疊設計和穩定可靠的電源也是重要的研究。pcb的層疊設計對整個系統的emc效能起著重要的作用，良好的層疊可以有效的減小pcb迴路的輻射效應。同樣穩定可靠的電源**可以為訊號提供合理的返回路徑，減小loop面積。
所以對於pi（power integrity）和si的研究是緊密結合的。現在的高速數字系統設計中多層板和多個工作電源已經很常見了，這就涉及到多層板的板層結構的設計、介質的選擇和電源(地)層的設計等。其中電源（地）層的設計是至關重要的
（1）板層的結構
板層的結構是決定系統的emc效能乙個很重要的因素。乙個好的板層結構對抑制pcb中輻射起到良好的效果。在現在常見的高速電路系統中大多採用多層板而不是單面板和雙面板。
在設計多面板時候需要注意以下方面。
1.乙個訊號層應該和乙個敷銅層相鄰；
2.訊號層應該和臨近的敷銅層緊密耦合（即訊號層和臨近敷銅層之間的介質厚度很小）；
3.電源敷銅和地敷銅應該緊密耦合；
4.系統中的高速訊號應該在內層且在兩個敷銅之間，這樣兩個敷銅可以為這些高速訊號提供遮蔽作用且將這些訊號的輻射限制在兩個敷銅區域；
5.多個地敷銅層可以有效的減小pcb板的阻抗，減小共模emi。
2、板層的引數
板層的引數包括訊號走線的線寬，線厚、訊號層和敷銅層之間的介質以及介質的厚度等。板層引數的確定主要是考慮到訊號的阻抗控制以及pcb板的製作工藝限制等因素。當然在ghz以上的頻率還需要重點考慮傳輸線的集膚效應（skin effect）以及介質的損耗等方面。
對於常用的介質fr-4而言，在≥1ghz時介質對訊號有了明顯的衰減。
訊號線的阻抗主要受到多個引數變數的限制，可以用下面的公式簡單的描述。
其中：z。是訊號線的阻抗；w：
是走線的線寬；h：走線的線高；h：介質的厚度；ε：
介質的介電常數。在這些引數變數中，h的影響最大。通常可以使用polar cit25軟體計算傳輸線的阻抗。
不同的傳輸線型別（微帶線和帶狀線等）計算需要的引數也是有些差異。
3、電源(地)層的設計
在研究電源(地)層的設計之前有必要知道高頻訊號的回流問題。高頻訊號的回流的原則就是沿著阻抗最小的路徑返回訊號的驅動端。同時訊號的回流在訊號的波形切換時，回流的的方式是不同的。
在pcb上傳輸線的訊號回流總是沿著和該傳輸線最近的敷銅形成電流返回路徑，只是在靠近訊號的驅動端時有所區別。訊號輸出如果為邏輯高，那麼訊號的回流必須進入驅動端的電源管腳。相反如果輸出為低，那麼訊號的回流必定是回到驅動端的地管腳。
訊號的傳輸線和返回路徑之間需要有高的電容和低的電感。高的電容是可以比較好的將電場包含在內；較低的電感是為了減小穿過的磁通量。在研究了高頻訊號的回流的問題，下面將詳細的研究電源的設計。
3.1、電源(地)層的分割
現在系統的工作電源多為多個電源，那麼在實際的操作中就需要研究電源(地)層的分割(slot)問題。由上面研究的訊號回流問題知道，slot使得訊號的回流路徑很難控制。如果訊號不能通過盡可能小的環路返回，就可能形成乙個大的環狀天線(小型環狀天線的輻射大小與環路面積、流過環路的電流大小以及頻率的平方成正比)。
當然從另乙個角度考慮，slot有利於雜訊的隔離，可以防止不同分割塊(island)之間的相互干擾。
3.2、數模電源設計
數模電源設計的主要目的就是減小數碼訊號(數字電源)對模擬訊號(模擬電源)的干擾。同時還需要注意兩個方面。第一：
盡可能減小電流環路的面積；第二：系統只採用乙個參考面。如果系統存在兩個參考面，就可能形成乙個偶極天線(小型偶極天線的輻射大小與線的長度、流過的電流大小以及頻率成正比)。
所以對於數模電源和地敷銅的連線採用單點連線。這樣既可以構成乙個參考地敷銅，還可以防止在數字模擬地之間形成小的回流環路(ground loop)。因為這樣的回流環路是產生地彈雜訊的乙個因素。
因為如果採用多點連線，雜訊就可以通過多個連線點形成比較多的環路。單點的連線點應該在數模混合器件的下方。同時需要注意數模的連線方式，考慮到雜訊的隔離，數模混合連線處使用磁珠連線，磁珠可以通直流隔交流。
所以這樣可以防止一些高頻雜訊進入模擬區域。因為數字器件有雜訊容限，而模擬器件則對雜訊非常敏感。下面結合乙個例項的設計做乙個敘述。
訊號源的pcb板共6層。分為4個訊號層和兩個敷銅層（第二層和第五層）。工作電源有數字和模擬電源且都是5v。
所以在表層設計出乙個模擬的電源區域，同時在第二層(地敷銅)分割出乙個模擬地區域，且都採用了單點連線。在連線處使用了磁珠和電容串連形成了乙個濾波器，
3.3、20h規則
在電源層的設計中經常使用「20h」規則。含義就是地敷銅層相對於電源敷銅外延20h。其中h是電源和地敷銅之間的介質厚度。
但是在實際的高速電路中，需要根據不同的情況來決定是否應該使用20h規則。
在pcb板層中只有兩個敷銅層（power 和ground）結構時， 20h規則可以顯著的減小對外輻射。但是對多個敷銅層疊結構時，20h規則的作用不是明顯了；但是通過使用過孔可以顯著的降低對外輻射。
地線設計
在電子裝置中，接地是控制干擾的重要方法。如能將接地和遮蔽正確結合起來使用，可解決大部分干擾問題。電子裝置中地線結構大致有系統地、機殼地（遮蔽地）、數字地（邏輯地）和模擬地等。
在地線設計中應注意以下幾點：
1. 正確選擇單點接地與多點接地
低頻電路中，訊號的工作頻率小於1mhz，它的佈線和器件間的電感影響較小，而接地電路形成的環流對干擾影響較大，因而應採用一點接地。當訊號工作頻率大於10mhz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應採用就近多點接地。當工作頻率在1～10mhz時，如果採用一點接地，其地線長度不應超過波長的1/20，否則應採用多點接地法。
2. 將數位電路與模擬電路分開
電路板上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。
3. 盡量加粗接地線
若接地線很細，接地電位則隨電流的變化而變化，致使電子裝置的定時訊號電平不穩，抗雜訊效能變壞。因此應將接地線盡量加粗，使它能通過三位於印製電路板的允許電流。如有可能，接地線的寬度應大於3mm。
4. 將接地線構成閉環路
設計只由數位電路組成的印製電路板的地線系統時，將接地線做成閉環路可以明顯的提高抗雜訊能力。其原因在於：印製電路板上有很多積體電路元件，尤其遇有耗電多的元件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗雜訊能力下降，若將接地結構成環路，則會縮小電位差值，提高電子裝置的抗雜訊能力。
訊號線跨分割走線
pcb板的跨分割走線的危害
跨分割走線的主要危害包括：
（1）導致走線的阻抗不連續；
（2）容易使訊號之間發生串擾；
（3）可能引起訊號的反射；
（4）增大電流環路面積，加大環路電感，使輸出的波形容易振盪；
（5）增加向空間的輻射干擾，同時易受空間磁場的影響；
（6）加大與板上其他電路產生磁場耦合的可能性；
（7）環路電感上的高頻壓降構成共模輻射源，並通過外接電纜產生共模輻射。
為了形象地描述跨分割走線對電路的危害，我們用圖4-15給出了乙個地槽引起高頻訊號產生串擾的示意圖。
對於需要嚴格的阻抗控制、按帶狀線模型走線的高速訊號線而言，還會因為上平面、下平面或上下平面的開槽破壞帶狀線模型，造成阻抗的不連續，引起嚴重的訊號失真，使訊號的可靠度下降。
為了形象地描述跨分割走線對電磁干擾的影響，筆者進行「了試驗對比。從對比的結果很容易看到跨分割的影響。
在一塊pcb板上布了兩根走線，兩者激勵源相同，負載完全一樣，均走在同一佈線層，長度均為6000mil，惟一不同的是，乙個跨了平面分割，另外乙個參考平面完整。通過開關切換，在保證外部條件完全相同的情況下，分別讓其中的乙個網路上電，在半波暗室測試結果如下：
從圖4-16和圖4-17可以清楚地看出：訊號跨分割區會增加輻射8db-10db；具體增加的輻射強度取決於跨分割導致的回流路徑迴路面積的大小，也與周圍的電磁干擾環境有關。如果一條時鐘線在對外介面線纜附近跨分割佈線，其導致的電磁干擾強度可能超過20db。
由此可見跨分割佈線會造成很大的電磁干擾，不僅干擾自身，同時它的電磁輻射還會對周圍其他的電路或系統造成干擾。因此，我們在佈線的時候一定要注意，盡量避免跨分割走線。
三、pcb板避免跨分割的辦法
跨分割走線給電路帶來很大的危害，我們在實際電路的時候，應該盡量避免造成跨分割現象，主要注意以下幾點：
（1）走線避免穿越分割帶，走線的時候考慮地、電源的分割，讓走線繞開電源的分割問題，
也可以增加電路的疊層數來避免跨分割問題。
（2）通常佈線的時候，電源分割是在不訊號線之後設計，做電源或地分割時，一定要注意在地、電源分割的時候，會對哪些訊號造成影響，會造成哪些訊號線的跨分割走線，哪些是我們可以避免的，注意適當地調整地、電源分割。
（3）過孔設計和散孔不應過於密集，造成地、電源平面的隔離帶。
（4）插裝器件或者接外掛程式在定義時，要分布地合理，充分考慮對地、電源平面的影響，是否造成分割，導致emi增強。
結束語板層設計對於系統的實現是至關重要的。在板層設計中電源的設計是主要的決定因素。文中的內容研究了電源的分割和數模混合電路的設計。
當然在電源設計中，還需要注意不同性質的敷銅層之間不用有重疊的現象，因為敷銅層之間的寄生電容可以為不同性質的敷銅之間提供耦合途徑，尤其是要避免模擬電源(地)和數字部分的重疊現象
高速電路的pcb設計
（一） 電子技術的發展變化必然給板級設計帶來許多新問題和新挑戰。首先，由於高密度引腳及引腳尺寸日趨物理極限，導致低的布通率；其次，由於系統時鐘頻率的提高，引起的時序及訊號完整性問題；第三，工程師希望能在pc平台上用更好的工具完成複雜的高效能的設計。由此，我們不難看出，pcb板設計有以下三種趨勢：
1 高速數位電路(即高時鐘頻率及快速邊沿速率)的設計成為主流。
2 產品小型化及高效能必須面對在同一塊pcb板上由於混合訊號設計技術(即數字、模擬及射頻混合設計)所帶來的分布效應問題。
3 設計難度的提高，導致傳統的設計流程及設計方法，以及pc上的cad工具很難勝任當前的技術挑戰，因此，eda軟體工具平台從unix轉移到nt平台成為業界公認的一種趨勢。
(二)、高頻電路佈線技巧
1 高頻電路往往整合度較高，佈線密度大，採用多層板既是佈線所必須的，也是降低干擾的有效手段．
2 高頻電路器件管腳問的引線彎折越少越好．高頻電路佈線的引線最好採用全直線，需要轉折，可用45°折線或圓弧轉折，這種要求在低頻電路中僅僅用於提高銅箔的固著強度，而在高頻電路中，滿足這一要求卻可以減少高頻訊號對外的發射和相互問的耦合．
3 高頻電路器件管腳的引線越短越好．
4 高頻電路器件管腳問的引線層問交替越少越好．也即元件連線過程中所用的過孔(via)越少越好．據測，乙個過孔可帶來約0.5pf的分布電容，減少過孔數能顯著提高速度．
5 高頻電路佈線，要注意訊號線近距離平行走線所引入的串擾，若無法避免平行分布，可在平行訊號線的反面布置大面積地來大幅度減少干擾．同一層內的平行走線幾乎無法避免，但是在相鄰的兩個層走線的方向務必取為相互垂直．
6 對特別重要的訊號線或區域性單元實施地線包圍的措施．
7 各類訊號線走線不能形成環路，地線也不能形成電流環路．
8 每個積體電路塊(ic)的附近應設定至少乙個高頻退耦電容，退耦電容盡量靠近器件的vcc．
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