長安大學
電子科學與技術專業
畢業實習報告
院系：電控學院電子科學與技術系
專業名稱：電子科學與技術
班級：24050601
學號：36
學生姓名：錢德亮
指導教師：程鴻亮
高雲霞樊小紅
一、實習時間
2023年3月1日～2023年3月19日
二、實習地點
長安大學雁塔校區電子科學與技術專業實驗室
三、實習的目的和意義
掌握數字系統的設計方法，實現vga顯示控制電路。掌握偏上系統軟硬體的協同設計過程。通過高階程式語言或組合語言實現基本並口讀寫操作，在第三方微控制器ip核在fpga上實現流水燈控制。
理解各種儲存器件的控制方法，通過閱讀儲存器的資料手冊能夠在fgpa晶元上架設控制埠並配置相關引數。
掌握基本matlab程式設計方法，為數字系統的演算法分析打下良好的基礎。
四、實習要求
1. 熟練掌握vhdl語言。
2. 熟練掌握quartusii以及niosii-eds軟體的使用方法。
3. 通過vhdl語言在fpga上實現方塊運動動畫效果。
4. 採用51系列微控制器ip核在fpga上實現流水燈效果。
5. 通過軟硬體協同設計應用niosii處理器實現流水燈效果或電子錶功能。
6. 理解不同儲存器的工作原理及驅動方式。
五、理論內容
5.1 fpga介紹
fpga（field－programmable gate array），即現場可程式設計門陣列，它是在pal、gal、cpld等可程式設計器件的基礎上進一步發展的產物。它是作為專用積體電路（asic）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式設計器件閘電路數有限的缺點。
5.1.1 fpga的特點
目前以硬體描述語言（verilog 或 vhdl）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至fpga上進行測試，是現代ic設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯閘電路（比如and、or、xor、not）或者更複雜一些的組合功能比如解碼器或數學方程式。在大多數的fpga裡面，這些可編輯的元件裡也包含記憶元件例如觸發器（flip－flop）或者其他更加完整的記憶塊。
系統設計師可以根據需要通過可編輯的連線把fpga內部的邏輯塊連線起來，就好像乙個電路試驗板被放在了乙個晶元裡。乙個出廠後的成品fpga的邏輯塊和連線可以按照設計者而改變，所以fpga可以完成所需要的邏輯功能。
fpga一般來說比asic（專用整合晶元）的速度要慢，無法完成複雜的設計，而且消耗更多的電能。但是他們也有很多的優點比如可以快速成品，可以被修改來改正程式中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的fpga。
因為這些晶元有比較差的可編輯能力，所以這些設計的開發是在普通的fpga上完成的，然後將設計轉移到乙個類似於asic的晶元上。另外一種方法是用cpld（複雜可程式設計邏輯器件備）。
早在2023年代中期，fpga已經在pld裝置中扎根。cpld和fpga包括了一些相對大數量的可以編輯邏輯單元。cpld邏輯門的密度在幾千到幾萬個邏輯單元之間，而fpga通常是在幾萬到幾百萬。
cpld和fpga的主要區別是他們的系統結構。cpld是乙個有點限制性的結構。這個結構由乙個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的暫存器。
這樣的結果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連線單元高比率的優點。而fpga卻是有很多的連線單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻複雜的多。
cpld和fpga另外乙個區別是大多數的fpga含有高層次的內建模組（比如加法器和乘法器）和內建的記憶體。乙個因此有關的重要區別是很多新的fpga支援完全的或者部分的系統內重新配置。允許他們的設計隨著系統公升級或者動態重新配置而改變。
一些fpga可以讓裝置的一部分重新編輯而其他部分繼續正常執行。
5.1.2 fpga工作原理
fpga採用了邏輯單元陣列lca（logic cell array）這樣乙個概念，內部包括可配置邏輯模組clb（configurable logic block）、輸出輸入模組iob（input output block）和內部連線（interconnect）三個部分。fpga的基本特點主要有：
1）採用fpga設計asic電路，使用者不需要投片生產，就能得到合用的晶元。
2）fpga可做其它全定製或半定製asic電路的中試樣片。
3）fpga內部有豐富的觸發器和i／o引腳。
4）fpga是asic電路中設計週期最短、開發費用最低、風險最小的器件之一。
5) fpga採用高速chmos工藝，功耗低，可以與cmos、ttl電平相容。
可以說，fpga晶元是小批量系統提高系統整合度、可靠性的最佳選擇之一。
fpga是由存放在片內ram中的程式來設定其工作狀態的，因此，工作時需要對片內的ram進行程式設計。使用者可以根據不同的配置模式，採用不同的程式設計方式。
加電時，fpga晶元將eprom中資料讀入片內程式設計ram中，配置完成後，fpga進入工作狀態。掉電後，fpga恢復成白片，內部邏輯關係消失，因此，fpga能夠反覆使用。fpga的程式設計無須專用的fpga程式設計器，只須用通用的eprom、prom程式設計器即可。
當需要修改fpga功能時，只需換一片eprom即可。這樣，同一片fpga，不同的程式設計資料，可以產生不同的電路功能。因此，fpga的使用非常靈活。
5.1.3 fpga配置模式
fpga有多種配置模式：並行主模式為一片fpga加一片eprom的方式；主從模式可以支援一片prom程式設計多片fpga；序列模式可以採用序列prom程式設計fpga；外設模式可以將fpga作為微處理器的外設，由微處理器對其程式設計。
如何實現快速的時序收斂、降低功耗和成本、優化時鐘管理並降低fpga與pcb並行設計的複雜性等問題，一直是採用fpga的系統設計工程師需要考慮的關鍵問題。如今，隨著fpga向更高密度、更大容量、更低功耗和整合更多ip的方向發展，系統設計工程師在從這些優異效能獲益的同時，不得不面對由於fpga前所未有的效能和能力水平而帶來的新的設計挑戰。
例如，領先fpga廠商xilinx最近推出的virtex-5系列採用65nm工藝，可提供高達33萬個邏輯單元、1,200個i/o和大量硬ip塊。超大容量和密度使複雜的佈線變得更加不可**，由此帶來更嚴重的時序收斂問題。此外，針對不同應用而整合的更多數量的邏輯功能、dsp、嵌入式處理和介面模組，也讓時鐘管理和電壓分配問題變得更加困難。
幸運地是，fpga廠商、eda工具**商正在通力合作解決65nm fpga獨特的設計挑戰。不久以前，synplicity與xilinx宣布成立超大容量時序收斂聯合工作小組，旨在最大程度幫助地系統設計工程師以更快、更高效的方式應用65nm fpga器件。設計軟體**商magma推出的綜合工具blast fpga能幫助建立優化的布局，加快時序的收斂。
最近fpga的配置方式已經多元化。
5.1.4 fpga主要生產廠商介紹
1、altera
2、xilinx
3、actel
4、lattice
其中altera和xilinx主要生產一般用途fpga，其主要產品採用ram工藝。actel主要提供非易失性fpga，產品主要基於反熔絲工藝和flash工藝。
5.1.5 fpga設計的注意事項
i/o訊號分配
可提供最多的多功能引腳、i/o標準、端接方案和差分對的fpga在訊號分配方面也具有最複雜的設計指導原則。儘管altera的fpga器件沒有設計指導原則(因為它實現起來比較容易)，但賽靈思的fpga設計指導原則卻很複雜。但不管是哪一種情況，在為i/o引腳分配訊號時，都有一些需要牢記的共同步驟：
1. 使用乙個電子資料表列出所有計畫的訊號分配，以及它們的重要屬性，例如i/o標準、電壓、需要的端接方法和相關的時鐘。
2. 檢查製造商的塊/區域相容性準則。
3. 考慮使用第二個電子資料表制訂fpga的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支援差分訊號對和全域性及區域性時鐘、哪些需要參考電壓。
4. 利用以上兩個電子資料表的資訊和區域相容性準則，先分配受限制程度最大的訊號到引腳上，最後分配受限制最小的。例如，你可能需要先分配序列匯流排和時鐘訊號，因為它們通常只分配到一些特定引腳。
5. 按照受限制程度重新分配訊號匯流排。在這個階段，可能需要仔細權衡同時開關輸出(sso)和不相容i/o標準等設計問題，尤其是當你具有很多個高速輸出或使用了好幾個不同的i/o標準時。
如果你的設計需要區域性/區域時鐘，你將可能需要使用高速匯流排附近的管腳，最好提前記住這個要求，以免最後無法為其安排最合適的引腳。如果某個特定塊所選擇的i/o標準需要參考電壓訊號，記住先不要分配這些引腳。差分訊號的分配始終要先於單端訊號。
如果某個fpga提供了片內端接，那麼它也可能適用於其他相容性規則。
6. 在合適的地方分配剩餘的訊號。
在這個階段，考慮寫乙個只包含埠分配的hdl檔案。然後通過使用**商提供的工具或使用乙個文字編輯器手動建立乙個限制檔案，為i/o標準和sso等增加必要的支援資訊。準備好這些基本檔案後，你可以執行布局佈線工具來確認是否忽視了一些準則或者做了乙個錯誤的分配。
這將使你在設計的初始階段就和布局工程師一起工作，共同規劃pcb的走線、冗餘規劃、散熱問題和訊號完整性。fpga工具可能可以在這些方面提供幫助，並協助你解決這些問題，因此你必須確保了解你的工具包的功能。
基於cmos的設計主要消耗三類切率：內部的（短路）、漏電的（靜態的）以及開關的（電容）。當閘電路瞬變時，vdd與地之間短路連線消耗內部功率。
漏電功耗是cmos工藝普遍存在的寄生效應引起的。而開關功耗則是自負載電容,放電造成的。開關功耗與短路功耗合在一起稱為動態功耗。
下面介紹降低靜態功耗和動態功耗的設計技巧。
降低靜態功耗
雖然靜態電流與動態電流相比可以忽略不計，然而對電池供電的手持裝置就顯得十分重要，在裝置通電而不工作時更是如此。靜態電流的因素眾多，包括處於沒有完全關斷或接通的狀態下的i/o以及內部電晶體的工作電流、內部連線的電阻、輸入與三態電驅動器上的拉或下拉電阻。在易失性技術中，保持程式設計資訊也需一定的靜態功率。
抗熔斷是一種非易失性技術，因此資訊儲存不消耗靜態電流。
下面介紹幾種降低靜態功耗的設計方法：
驅動輸入應有充分的電壓電平，因而所有電晶體都是完全通導或關閉的。
由於i/o線上的上拉或下拉電阻要消耗一定的電流，因此盡量避免使用這些電阻。
少用驅動電阻或雙極電晶體，這些器件需維持乙個恆定電流，從而增加了靜態電流。
將時鐘引腳按參數列推薦條件連線至低電平。懸空的時鐘輸入會大大增加靜態電流。
在將設計劃分為多個器件時，減少器件間i/o的使用。
ex器件lp方式引腳的使用
actel ex系列設計了特殊的低功率「休眠」模式。在該引腳驅動至高電平800ns後，器件進入極低功率待機模式，待機電流小於100μa。在低功率模式下，所有i/o（除時鐘輸入外）都處於三態，而核心全部斷電。
由於核心被斷電，觸發器中儲存的資訊會丟失，在進入工作模式（在引腳驅動至低平200ms後）時，使用者需再次對器件初始化。同樣，使用者也應關閉所有通過clka、clkb以及hclk輸入的時鐘。然而這些時鐘並不處於三態，時鐘就可進入器件，從而增加功耗，因此在低功率模式下，時鐘輸入必須處於邏輯0或邏輯1。
畢業實習報告格式
佛山職業技術學院 系部 工商管理系 專業 物理管理 班級 09171 學生姓名 何祉瑩 學號 47 2012年4月12日 畢業實習任務書 1 實習時間 2011年11月23日 2.實習單位 東莞長安順東模具鋼材公司 3 實習崗位 文員 4.實習目的 為了以後能盡快的進入工作的角色，更好的適應社會。將...
畢業實習報告格式
中國地質大學江城學院畢業實習報告格式說明 為了保證畢業實習報告的完成質量，現將有關畢業實習報告的要求規範如下 一 實習報告的基本結構 1 前置部份 封面 具體見畢業實習報告封面。2 主體部份 正文。畢業實習報告正文內容必須包含下面四個方面 1 實習目的 言簡意賅，點明主題。2 實習單位及崗位介紹 要...
畢業實習報告格式
實習報告題目 應該簡短 明確 有概括性 字數要適當。如有特殊要求，可加註副標題 實習報告正文 正文一般包括序言 實習單位介紹 實習時間 實習地點 實習內容與過程 實習報告心得體會與收穫四部分組成 正文要求不得少於。封面格式 先空兩行中山大學南方學院學生實習報告 3號宋體。空四行標題 2號宋體加粗。副...