power / 電子工程師面試考題
1、同步電路和非同步電路的區別是什麼？（仕蘭微電子）
非同步電路主要是組合邏輯電路，用於產生位址解碼器、ｆｉｆｏ或ｒａｍ的讀寫控制訊號脈衝，但它同時也用在時序電路中，此時它沒有統一的時鐘，狀態變化的時刻是不穩定的，通常輸入訊號只在電路處於穩定狀態時才發生變化。也就是說乙個時刻允許乙個輸入發生變化，以避免輸入訊號之間造成的競爭冒險。電路的穩定需要有可靠的建立時間和持時間，待下面介紹。
同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共用同乙個時鐘ｃｌｋ，而所有的狀態變化都是在時鐘的上公升沿(或下降沿)完成的。比如ｄ觸發器，當上公升延到來時，暫存器把ｄ端的電平傳到ｑ輸出端。
在同步電路設計中一般採用d觸發器，非同步電路設計中一般採用latch。
2、什麼是同步邏輯和非同步邏輯？（漢王筆試）
同步邏輯是時鐘之間有固定的因果關係。非同步邏輯是各時鐘之間沒有固定的因果關係。
電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的「開始」和「完成」訊號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可復用性--因此近年來對非同步電路研究增加快速，**發表數以倍增，而intel pentium 4處理器設計，也開始採用非同步電路設計。
非同步電路主要是組合邏輯電路，用於產生位址解碼器、ｆｉｆｏ或ｒａｍ的讀寫控制訊號脈衝，其邏輯輸出與任何時鐘訊號都沒有關係，解碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共用同乙個時鐘ｃｌｋ，而所有的狀態變化都是在時鐘的上公升沿(或下降沿)完成的。
3、什麼是"線性與"邏輯，要實現它，在硬體特性上有什麼具體要求？（漢王筆試）
線性與邏輯是兩個輸出訊號相連可以實現與的功能。在硬體上，要用oc門來實現（漏極或者集電極開路），由於不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出埠應加乙個上拉電阻。（線或則是下拉電阻）
4、什麼是setup 和holdup時間？（漢王筆試）
5、setup和holdup時間,區別.（南山之橋）
6、解釋setup time和hold time的定義和在時鐘訊號延遲時的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，並說明解決辦法。（威盛via 2003.11.06 上海筆試試題）
時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，資料訊號需要保持不變的時間。保持時間是指時鐘跳變邊沿後資料訊號需要保持不變的時間。
如果不滿足建立和保持時間的話，那麼dff將不能正確地取樣到資料，將會出現metastability的情況。如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數字邏輯中的競爭和冒險的理解，並舉例說明競爭和冒險怎樣消除。（仕蘭微電子）
9、什麼是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）
在組合邏輯中，由於門的輸入訊號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布林式中有相反的訊號則可能產生競爭和冒險現象。
解決方法：一是新增布林式的（冗餘）消去項，但是不能避免功能冒險，二是在晶元外部加電容。三是增加選通電路
在組合邏輯中，由於多少輸入訊號變化先後不同、訊號傳輸的路徑不同，或是各種器件延遲時間不同（這種現象稱為競爭）都有可能造成輸出波形產生不應有的尖脈衝（俗稱毛刺），這種現象成為冒險。
10、你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？（漢王筆試）
常用邏輯電平：ttl、cmos、lvttl、lvcmos、ecl（emitter coupled logic）、pecl（pseudo/positive emitter coupled logic）、lvds（low voltage differential signaling）、gtl（gunning transceiver logic）、btl（backplane transceiver logic）、etl（enhanced transceiver logic）、gtlp（gunning transceiver logic plus）；rs232、rs422、rs485（12v，5v，3.3v）；ttl和cmos不可以直接互連，由於ttl是在0.
3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。
ttl接到cmos需要在輸出埠加一上拉電阻接到5v或者12v。
cmos的高低電平分別為:vih>=0.7vdd,vil<=0.3vdd;voh>=0.9vdd,vol<=0.1vdd.
ttl的為:vih>=2.0v,vil<=0.8v;voh>=2.4v,vol<=0.4v.
用cmos可直接驅動ttl;加上拉電阻後,ttl可驅動cmos.
1、當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平（一般為3.5v），這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc閘電路必須加上拉電阻，以提高輸出的搞電平值。
3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。
4、在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。
5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限增強抗干擾能力。
6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
//oc閘電路必須加上拉電阻，以提高輸出的搞電平值。
oc閘電路要輸出「1」時才需要加上拉電阻不加根本就沒有高電平
在有時我們用oc門作驅動（例如控制乙個led）灌電流工作時就可以不加上拉電阻
oc門可以實現「線與」運算
oc門就是集電極開路輸出
總之加上拉電阻能夠提高驅動能力。
11、如何解決亞穩態。（飛利浦－大唐筆試）？
亞穩態是指觸發器無法在某個規定時間段內達到乙個可確認的狀態。當乙個觸發器進入亞穩態時，既無法**該單元的輸出電平，也無法**何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿訊號通道上的各個觸發器級聯式傳播下去。
解決方法：
1降低系統時鐘頻率
2用反應更快的ff
3引入同步機制，防止亞穩態傳播
4改善時鐘品質，用邊沿變化快速的時鐘訊號
關鍵是器件使用比較好的工藝和時鐘週期的裕量要大。亞穩態寄存用d只是乙個辦法，有時候通過not，buf等都能達到訊號過濾的效果
12、ic設計中同步重定與非同步重定的區別。（南山之橋）
同步重定在時鐘沿採重定訊號，完成重定動作。非同步重定不管時鐘，只要重定訊號滿足條件，就完成復位動作。非同步重定對重定訊號要求比較高，不能有毛刺，如果其與時鐘關係不確定，也可能出現亞穩態。
13、moore 與 meeley狀態機的特徵。（南山之橋）
moore狀態機的輸出僅與當前狀態值有關,且只在時鐘邊沿到來時才會有狀態變化. mealy狀態機的輸出不僅與當前狀態值有關,而且與當前輸入值有關,這
14、多時域設計中,如何處理訊號跨時域。（南山之橋）
不同的時鐘域之間訊號通訊時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發器的亞穩態訊號對下級邏輯造成影響，其中對於單個控制訊號可以用兩級同步器，如電平、邊沿檢測和脈衝，對多位元訊號可以用fifo,雙口ram，握手訊號等。
跨時域的訊號要經過同步器同步，防止亞穩態傳播。例如：時鐘域1中的乙個訊號，要送到時鐘域2，那麼在這個訊號送到時鐘域2之前，要先經過時鐘域2的同步器同步後，才能進入時鐘域2。
這個同步器就是兩級d觸發器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個訊號，可能不滿足時鐘域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關係，是非同步的。這樣做只能防止亞穩態傳播，但不能保證採進來的資料的正確性。
所以通常只同步很少位元數的訊號。比如控制訊號，或位址。當同步的是位址時，一般該位址應採用格雷碼，因為格雷碼每次隻變一位，相當於每次只有乙個同步器在起作用，這樣可以降低出錯概率，象非同步fifo的設計中，比較讀寫位址的大小時，就是用這種方法。
如果兩個時鐘域之間傳送大量的資料，可以用非同步fifo來解決問題。
我們可以在跨越clock domain時加上乙個低電平使能的lockup latch以確保timing能正確無誤。
電子工程師考面試考題
一 單項選擇題 本大題共10小題 每題2分 共20分 在每小題列出的四個備選項中只有乙個符合題目要求的 請將其 填寫在題後的括號內。多先 錯先或未選不得分 1.三極體 值反映 a 電壓控制電壓能力的引數b 電流控制電流能力的引數 c 電壓控制電流能力的引數d 電流控制電壓能力的引數 2.一般情況下，...
攝像師面試考題
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電子工程師面試題
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