資料庫實驗報告

實驗三雙埠儲存器的設計與實現實驗報告

1137030 趙藝灣

一、實驗目的：

1、掌握 quartusⅱ中利用巨集功能模組設計儲存器的方法

2、掌握儲存器模組的讀寫時序和模組擴充套件方法

3、進一步熟悉 verilog hdl 語言設計電路的方法

二、實驗裝置：

pc 機+ quartusⅱ 10.0 + fpga(de2-115)

三、實驗要求和內容

1、使用quartus巨集功能模組生成隨機儲存器lpm_ram_dq模組並封裝。要求：容量為 256x8 位，可以賦初值。

接輸入和輸出引腳進行寫/讀的功能**和時序**，熟悉讀寫時序，實測電路的延遲時間，計算出儲存器實際的讀寫時間，計算儲存器的頻寬，進而設計出合適的時鐘訊號週期。

2、使用 verilog hdl 語言設計位址暫存器 ar（8 位二進位制計數器）和程式計數器 pc（8 位二進位制計數器），要求：帶有非同步復位，同步置數功能，進行功能**並封裝成自定義模組。

3、用 verilog hdl 語言設計資料開關驅動器 swd（8 位三態門），進行功能**並封裝成自定義模組。（可以使用實驗二已經設計完成的模組）

4、用 verilog hdl 或原理圖方式呼叫以上模組進行單埠儲存器（左埠）的設計； 5、通過左埠向儲存器位址 01h 和 02h 中連續寫入資料 11h 和 22h，通過左埠讀出位址 01h，02h，03h，08h、09h 和 0ah 中的資料，檢驗讀寫是否正確。

6、將單埠儲存器擴充套件設計成雙埠儲存器。

7、通過左埠向儲存器位址 01h 和 02h 中連續寫入資料 11h 和 22h，分別通過左埠和右埠讀出位址 01h，02h，03h，08h、09h 和 0ah 中的資料，檢驗讀寫是否正確。

8、在 de2-115 或 tec-8 實驗箱上驗證雙埠儲存器的功能。

四、實驗功能概要

用 verilog hdl 或原理圖方式呼叫隨機儲存器lpm_ram_dq模組，位址暫存器 ar（8 位二進位制計數器）和程式計數器 pc（8 位二進位制計數器）模組，swd（8 位三態門）模組進行單埠儲存器（左埠）的設計，將單埠儲存器擴充套件設計成雙埠儲存器，分別檢測驗證。

五、設計詳細描述

1.巨集功能模組

功能**

時序**：

2. 8 位二進位制計數器

3. 單埠儲存器ram256_sp

功能**1：單埠儲存器先分別寫 01h 和 02h，然後分別讀 01h-03h，08-0ah 單元，再從 00 h 開始連續讀

功能**2：單埠儲存器先分別寫 01-03h 三個單元，然後從 02h 開始連續讀，再從 00h 開始連續讀

功能**3：單埠儲存器從 01h 開始連續寫 01-03 三個單元，然後先從 02h 開始連續讀，再從 00 開始連續讀

功能**：

時序**：

4.雙埠儲存器dram256_sp

雙埠儲存器，從左埠 01h 開始連續寫 01-03 三個單元，然後左右埠同時先從02h 開始連續讀，左右埠再從 00 開始連續讀

六、實驗過程中的注意事項

1.注意調整好儲存器輸入各端的資料，以免測試無法達到理想效果

七、實驗總結及感想

了解了儲存器的工作原理和多種工作方式。