常用整合閘電路的邏輯符號對照表

整合塊的管腳如何辨認

以14腳雙列直插式積體電路為例，讓有字的一面也就是正面朝向自己，讓有腿的一面背朝自己，以免被扎傷，把有缺口的一邊放到左邊，從左下邊向右下邊數起，依次為1、2、3、4、5、6、7，然後從右上邊向左上邊數起，依次為8、9、10、11、12、13、14。整個計數方向是逆時針方向的。

再具體一點，以與非門74ls00為例，讓74ls00正方向面朝自己，7字下方最左角是1腳，7字上方最左角為14腳，0字下方最右角是7腳，7腳上方是8腳。

為什麼整合塊引腳懸空為高電平

因為由ttl閘電路的輸入端負載特性可知，只有在輸入端接的串聯電阻小於910歐時，它輸入來的低電平訊號才能被閘電路識別出來，串聯電阻再大的話輸入端就一直呈現高電平。懸空時，可認為輸入電阻無窮大，所以是高電平~

4積體電路有關引腳規定接1電平,在實際電路中為什麼不能懸空而必須接vcc？

閘電路對於多餘的輸入端頭要根據電路的功能分別處置。與門和非門的多餘端應接至高電平；而或門和或非門的多餘端應接在低電平。如果電路的工作速度不高，功耗也不需要特別考慮的話，也可以將多餘端與使用端並接。

cmos電路是由pmos和nmos管串聯組合而成，因此，輸入端就不允許懸空。因為輸入端一旦懸空，輸入電位不定，從而破壞了電路的正常邏輯關係。此外，懸空時輸入阻抗高，易接受外界雜訊干擾，使電路產生誤動作；而且懸空時也極易使柵極感應靜電，造成柵擊穿。