專業製造emi,**d鈹銅彈片,遮蔽罩 mon, 23 apr 2007 22:00:51 gmt+08:00 閱讀(222)
pll的結構和工作原理
要想正確地評價乙個pll的效能，首先必須了解其結構和工作原理。pll的主要結構十分簡單。它由乙個鑑相器、乙個充電幫浦、乙個環路濾波器和乙個壓控振盪器(vco)構成。
pll電路在啟動時處於「失鎖」狀態，這時，vco分頻後的輸出頻率與參考訊號的頻率無關。
在pll 環路處於失鎖狀態時，參考時鐘的上公升沿與vco輸出時鐘的上公升沿之間存在乙個相位差，這個相位差經過積分之後，反饋回來控制vco的輸出頻率，使之向參考時鐘的頻率靠近，直到鎖定。一旦pll進入「鎖定」狀態，鑑相器檢測出來的相位誤差就接近0，因為此時vco的頻率和相位都與參考時鐘的頻率和相位對齊。 鑑相器只對分頻後的vco輸出訊號與參考時鐘進行比較，因而pll的實際輸出頻率比參考頻率高n倍。
因此，pll還可以實現倍頻功能。
另外，在asic設計中，如果反饋路徑上也存在時鐘分布的話，pll會將這個分布時鐘訊號也與參考訊號對齊，這樣就能夠有效減小由時鐘分布引起的延遲。
pll 的組成模組中可以包含不同數量的模擬電路和數位電路，甚至可以是全數位電路。但不論乙個pll是由模擬電路或是數位電路組成，它所實現的功能都是模擬的， 即產生乙個與參考時鐘頻率相同的時鐘訊號並使其相位與參考時鐘對齊。但就象其他的模擬模組一樣，pll中的模組也很容易受雜訊等模擬因素的影響。
而且如今的asic又常常工作於乙個十分苛刻的混合訊號環境中，雜訊在這種環境下幾乎無法避免。因此，如果乙個pll不能很好地對雜訊作出反應，那麼它的輸出時鐘相位就可能與其理想值不符，產生乙個時變的偏移。
這種輸出時鐘相位發生的時變的偏移通常被稱做抖動。抖動會破壞建立時間，從而嚴重影響內部定時通道的工作。而且抖動還會影響片外界面，破壞其建立和保持時間，從而導致資料傳輸發生錯誤。
pll的許多效能因素都會影響其設計(例如環路不穩定、可跟蹤的頻率範圍不夠、鎖定問題以及靜態相差等)，其中最重要的和最難妥善處理的一項就是輸出抖動。
在asic 設計中，片內和片外的雜訊源會產生電源雜訊和基板雜訊，這兩種雜訊與資料無關，而且二者都可能含有很寬範圍的頻率成分，包括低頻成分。一般情況下，基板雜訊中所含的低頻成分沒有電源雜訊那麼多，因為基板和電源電壓之間不會產生很大的直流壓降。但在最壞的條件下，pll中的電源雜訊和基板雜訊電平分別可以達到電源額定電壓的10%和5%。
基板雜訊的確切值取決於晶元加工中所使用的基板的特性。為了降低死鎖的風險，許多晶元在加工過程中都採用了將輕摻雜晶體用於與之同類的重摻雜基板上的工藝。但這種基板會在片上遠距離傳送基板雜訊，因而就很難通過保護環和附加的基板抽頭來消除雜訊。
電源雜訊和基板雜訊都會引起vco的輸出訊號發生頻率變化，並使其相位也發生變化。這種相位變化會乙個週期接乙個週期地累積，直到雜訊脈衝變弱或pll將這種雜訊引起的頻率誤差糾正過來。pll糾正這種頻率誤差的速度受環路頻寬限制。
由於pll中參考訊號和輸出訊號之間的相位誤差也會乙個週期接乙個週期地累積，所以低頻的方波雜訊訊號會引起最嚴重的輸出抖動。若pll為欠阻尼，那麼頻率處於環路頻寬附近的雜訊所帶來的抖動就會更嚴重。另外，如果輸入參考訊號發生抖動，而這個抖動的頻率也位於環路頻寬附近，那麼pll會將這個抖動放大。
當該pll為欠阻尼時，這種情況尤為明顯。
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