（2）以下幾組微命令是相斥的：
123：m
4：r1→a5：r2→a6：r3→a
7： r3→b8：r2→b 9：r1→b
10： bus→r1 11： bus→r2 12： bus→r3
（3）此運算器的微指令格式如圖所示。
00：不操作00：不操作00： 不操作 00：不操作
0101： r1→a01： r1→b01： bus→r1
1010： r2→a10： r2→b10： bus→r2
11：m11： r3→a11： r3→b11： bus→r3
5、已知某機採用微程式控制方式，其儲存器容量為512×40(位)，微程式在整個控制儲存器中實現轉移，可控制微程式的條件共12個，微指令採用水平型格式，後繼微指令位址採用斷定方式，如下所示:
(1)微指令中的三個字段分別應為多少位?
(2)畫出對應這種微指令格式的微程式控制器邏輯框圖。
解：（1）假設判別測試欄位中每一位為乙個判別標誌，那麼由於有12個轉移條件，故該字段為4位，下位址欄位為9位。由於控制容量為512單元，微命令字段是(40-4-9)=27位。
（2）對應上述微指令格式的微程式控制器邏輯框如圖所示：其中微位址暫存器對應下位址字段，p欄位即為判別測試字段，控制欄位即為微命令子段，後兩部分組成微指令暫存器。位址轉移邏輯的輸入是指令暫存器op碼，和各狀態條件：
以及判別測試欄位所給的判別標誌(某一位為1)，其輸出修改微位址暫存器的適當位數，從而實現微程式是分支轉移。
結構如圖所示，其中包括乙個累加暫存器ac、乙個狀態暫存器和其他四個暫存器，各部分之間的連線表示資料通路，箭頭表示資訊傳送方向。
(1)標明圖6.9中四個暫存器的名稱。
(2)簡述取指令的資料通路。
(3)簡述完成指令lda x的資料通路（x為記憶體位址，lda功能為(x) →(ac)）
(4)簡述完成指令add y的資料通路(y為記憶體位址，add功能為(ac)+(y) →(ac))。
(5)簡述完成指令sta z的資料通路(z為記憶體位址,sta功能為(ac) →(z))。
解:(1)a為資料緩衝暫存器mdr，b為指令暫存器ir，c為主存位址暫存器mar，d為程式計數器pc。
(2)取指令的資料通路：pc→mar → mm → mdr → ir
(3)指令lda x的資料通路：x → mar → mm → mdr → alu → ac
(4)指令add y的資料通路：y → mar → mm → mdr → alu → add → ac
(5)指令sta z的資料通路：z → mar，ac → mdr → mm
（期中考試已考）7，超前進製思想：先行進製解決的問題是進製的傳遞速度。其基本思想是：
讓各位的進製與低位的進製無關，僅與兩個參加操作的數有關。由於每位的運算元是同時給出的，各進製訊號幾乎可以同時產生，和數也隨之產生，所以先行進製可以提高進製的傳遞速度，從而提高加法器的運算速度。
1.寫出下列資料規格化浮點數的編碼(設l位符號位，階碼為5位移碼，尾數為10位補碼)。
(1)+111000 (2)-10101 (3)+0.01011
解：(1) +111000=26×0.111000
符號位為0；6的階碼移碼表示為10110；尾數補碼為1110000000，所以+111000規格化浮點數的編碼為0 10110 1110000000
(2)-10101=25×（-0.10101）
符號位為1；5的階碼移碼表示為10101；尾數補碼為010*******，格化浮點數的編碼為1 10101 010*******
(3) +0.01011 =2-1×0.1011
符號位為0；-1的階碼移碼表示為01111；尾數補碼為1011000000，所以+0.01011的規格化浮點數的編碼為0 01111 1011000000
2.在浮點數編碼表示中__d_在機器數中不出現，是隱含的。
a.階碼 b.符號 c.尾數 d.基數
3.浮點數的表示範圍和精度取決於_a___.
a.階碼的位數和尾數的位數
b.階碼採用的編碼和尾數的位數
c.階碼採用的編碼和尾數採用的編碼
d.階碼的位數和尾數採用的編碼
4.能發現兩位錯誤並能糾正一位錯的編碼為 b
碼b. 海明碼 c.偶校驗碼 d. 奇校驗碼
2、用變形補碼計算 x-y ，x+y，並判別結果的正確性。設：x=0.11011，y=-0.10010 （8分）
解：[x]補=0011011 [y]補=1101110 [-y]補=0010010
[x]補+[-y]補=0101101 溢位
[x]補+[y]補=0001001 無溢位 x+y = 0.01001
4、求資訊碼***的海明校驗碼，畫出能指示和糾正1位出錯位的海明校驗邏輯電路。
解：(1)求資訊碼***的海明校驗碼
①確定海明校驗位的位數：
設r為校驗位的位數，則整個碼字的位數應滿足不等式n=k+r<=2r-1。
設r=3，則23-1=7，n=8+3=11,不等式不滿足:設r=4，則
24-1=15，n=8+3=11,不等式滿足。所以r最小取4。
②確定校驗位的位置：位號(1—12)為2的權值的那些位，即 :
20、21、22、23的位置作為校驗位，記作p1、p2、p3、p4，餘下的為有效資訊位。即：
③分組：有4個校驗位，將12位分4組，第i位由校驗位號之和等於i的那些校驗位所校驗。如表2.4所示。
④校驗位的形成：
p1=第一組中的所有位(除p1外)求異或：d7 ⊕d6 ⊕ d4 ⊕ d3 ⊕ d1
0 ⊕1 ⊕0 ⊕1 ⊕1=1
p2=第一組中的所有位(除p2外)求異或：d7 ⊕d5 ⊕ d4 ⊕ d2 ⊕ d1
0 ⊕1 ⊕0 ⊕1 ⊕1=1
p3=第一組中的所有位(除p3外)求異或：d6 ⊕d5 ⊕ d4 ⊕ d0
1 ⊕1 ⊕0 ⊕0=0
p4=第一組中的所有位(除p4外)求異或：d3⊕ d2⊕ d1⊕ d0
1 ⊕1 ⊕1 ⊕0=1
所以，資訊碼***的海明校驗碼為110011011110。
判斷題：
1.在計算機中，所表示的數有時會發生溢位，其根本原因是計算機的字長有限。對
2.8421碼就是二進位制數。不對。理由：8421碼是十進位制數的編碼。
3.表示定點數時，若要求數值0在計算機中惟一地表示為全0，應使用反碼表示。
不對。理由：表示定點數時，若要求數值0在計算機中惟一地表示為全0，應使用補碼
簡答題 1．簡述運算器的功能。
2．簡述採用雙符號位檢測溢位的方法。
3．簡述浮點運算中溢位的處理方法。
4．試述先行進製解決的問題及基本思想。
5. 試述浮點數規格化的目的、方法。
1、用8k×8位的rom晶元和8k×4位的ram晶元組成儲存器，按位元組編址，其中ram的位址為0000h～5fffh，rom的位址為6000～9fffh，畫出此儲存器組成結構圖及與cpu的連線圖。
解：計算容量、晶元數量：
ram的位址範圍展開為0000000000000000~0101111111111111，
a12-----a0從0000h～1fffh，容量為：8k，高位位址a15a14a13，從000-010，所以ram的容量為8k× 3=24k。 ram的容量是24k ×8，需8k ×4的晶元6片。
rom的末位址-首位址=9fffh-6000h=3fffh，所以rom的容量為214=16k。rom的容量是16k ×8，需 8k×8 的晶元2片。 rom的位址範圍展開為0110 0000 0000 0000~1001 1111 1111 1111，高位位址a15a14a13，從011~100。
儲存器的組成結構圖及與cpu的連線如圖所示。
（期中考試已考）3、用8k×8的ram晶元和2k×8的rom晶元設計乙個10k×8的儲存器，rom和ram的容量分別為2k和8k，rom的首位址為0000h，ram的末位址為3fffh。
(1)rom儲存器區域和ram儲存器區域的位址範圍分別為多少?
(2)畫出儲存器控制圖及與cpu的連線圖。
解：（1）rom的首位址為0000h，rom的總容量為2k×8；
ram的末位址為3fffh，ram的總容量為8k×8，所以首位址為：2000h。
（2）設計方案
rom的位址範圍為 000 000 0000 0000 ~ 000 111 1111 1111
ram的位址範圍為 100 000 0000 0000 ~ 111 111 1111 1111
（3）以內部位址多的為主，位址解碼方案為：用a13來選擇，當a13=1時選ram，當a13a12a11=000時選rom，如圖所示。
1. cpu執行一段程式時，cache完成訪問的次數為1900次，主存完成訪問的次數為100次，已知cache訪問週期為50ns，主存訪問週期為250ns，求
1 cache的命中率；
2 cache／主存系統的效率；
3 平均訪問時間。
解：（1）命中率
（2）平均訪問時間：
（3）訪問效率
2．有乙個cache的容量為2k字，每塊為16字，問： 。
(1)該cache可容納多少個塊?
(2)如果主存的容量是256k字，則有多少個塊?
(3)主存的位址有多少位? cache的位址有多少位?
(4)在直接對映方式下，主存中的第i塊對映到cache中哪乙個塊?
計算機組成與結構複習
判斷題1 計算機主機由cpu 儲存器和硬碟組成 2 sram的整合度比dram高，速度比dram低 3 機器語言是計算機硬體唯一能直接理解並執行的語言 4 cpu 能直接訪問cache 主存及輔存 5 控存一般採用rom結構，其字長比機器字長要長得多 6 中斷處理和中斷響應都由硬體實現 7 通道程式...
計算機組成與結構試題A解答
課程計算機組成與系統結構考試形式 閉卷，考試 一 判斷下列各題對錯，對，不需要說明原因 錯，請給出正確說明 每題4分，共40分 1 在處理器 cpu 的資料路徑上流動的資訊分別是指令 運算元和位址，它們並不是同時在資料路徑上流動，而是分時流動的。答 對。2.指令操作的物件是運算元，但在指令中僅給出運...
河北工程大學2019計算機組成與結構期末試題b
2008 1 對儲存器的要求是a.容量大，b.速度快，c.成本低 為了解決這方面的矛盾，計算機採用多級儲存體系結構。2 動態半導體存貯器的重新整理一般有a 集中式重新整理 b.分布式重新整理和c 非同步式重新整理三種方式。3 磁碟儲存器主要技術指標有儲存密度，a.儲存容量 b.平均訪問時間 c.資料...