課程計算機組成與系統結構考試形式（閉卷，考試）
一、判斷下列各題對錯，對，不需要說明原因；錯，請給出正確說明(每題4分，共40分)。
1．在處理器(cpu)的資料路徑上流動的資訊分別是指令、運算元和位址，它們並不是同時在資料路徑上流動，而是分時流動的。
答：對。
2. 指令操作的物件是運算元，但在指令中僅給出運算元的位址；需要用此位址直接尋找運算元。
答：錯。指令中給出的位址是形式位址，需要根據指令中給出的定址方式，將此形式位址轉換成實際位址，然後用實際位址去尋找運算元。
3. 指令集結構(isa)包含了指令集和處理器內部的所有暫存器。
答：錯。isa包含的內容是：指令集(指令格式、型別、定址方式等) 、處理器內部可供程式設計師程式設計使用的暫存器及與儲存器互動的介面資訊(位址與資料位數)。
4. 從記憶體中讀取指令和讀取運算元的過程相同，只是位址**不同以及讀出後存放的去處不同。
答：對。
5. 主存僅由sram和dram兩種半導體儲存器組成，它們都是易失性儲存器，所以一旦斷電，再開機僅能由硬碟直接啟動執行。
答：錯。主存是由dram和rom兩種半導體儲存器組成。
dram是易失性儲存器，僅用於儲存執行或待執行的程式和資料；rom是非易失性儲存器，用來存放軟硬系統之間的映像程式，包括系統自檢與啟動引導等。
6. cache技術解決儲存器系統的速度問題，虛擬儲存器技術解決儲存器系統的容量問題，所以主存可以不要。
答：錯。主存是多層儲存器系統的核心層，是保證處理器正常執行程式的基礎設施。
引入cache技術是為了在主存速度的基礎上提高速度，引入虛擬儲存器技術也是為了在主存容量的基礎上擴充容量。離開了主存這一基礎，就無法實現速度的提高和容量的擴充。
7. cache技術中映像方法是基礎，虛擬儲存器技術中分頁與分段管理方法是基礎。
答：對。
8. cache的效能指標是速度，主存的效能指標是價效比，虛擬儲存器的效能指標是容量。
答：錯。cache的效能指標是其命中率；主存的效能指標是其儲存容量、訪問時間、儲存週期和儲存器頻寬；虛擬儲存器的效能指標是主存的命中率。
9. risc指令集中每條指令的位數都相同（定長）；在risc處理器中提高效能的兩種實現方法分別是採用指令流水線和大量使用暫存器。
答：對。
10. 指令流水線若想提高計算機系統的效能，必須解決的問題是執行指令的各功能部件在操作上可以重疊進行 。
答：錯。必須解決的問題除了執行指令的各功能部件在操作上可以重疊進行外，還有資料衝突與分支衝突問題。
二、計算題(每題5分，共10分)
1. 已知x=-65，y=+40，用符號補碼計算x-y。注意：n+1=8。
解：[x]補=[-65]補=[-1000001]補=10111111；
[y]補=[+40]補=[+0101000]補=00101000
[-y]補=11011000
[x-y]補=[x]補+[-y]補=11 0111111+11 1011000
11 0111111
+ 11 1011000
11 0010111
[x-y]補= 10010111
x-y=(-1101001)2=(-105)10
說明：資料表示：2分；計算∶2分；最終結果1分。
2．說明ieee 754單精度浮點數表示的數值範圍，並將x = -101.110112-100用ieee 754單精度浮點數格式表示。
答：ieee 754單精度浮點數表示的數值範圍為：
-(2-2-23 ) 2+127 -2-126
及 +2-126 +(2-2-23) 2+127 (2分)
規格化真值：x= -1.01110112-10
(1分)
s=1e=-10+1111111=01111101
f=01110110000000000000000
[x]浮=1 01111101 01110110000000000000000 (2分)
三、某cpu與非常簡單cpu具有相同的暫存器及儲存器容量配置，其指令集如下：
請為該cpu設計資料路徑(包括alu)，並寫出執行上述每條指令的rtl**(取指過程的rtl**只寫一遍)。(本題15分，資料路徑8分，rtl**7分)
答： rtl**：(7分)
fetch1:arpc
fetch2:drm,pcpc+1
fetch3:irdr[7..6],ardr[5..0]
ldac1:drm
ldac2:acdr
stac1:drac
stac2:mdr
add1:drm
add2:acac+dr
and1:drm
and2:acacdr
資料路徑之alu部分：(4分)
資料路徑整體：(4分)
四、下列**段執行在採用相對簡單cpu的計算機上，它包含乙個1k大小的相聯cache，該cache映像單位為4b，執行前cache為空。求此段**執行2輪時cache的命中率。(10分)
0000：ldac 44b0
0003: mvac
0004: movr
0005: inac
0006: mvac
0007: not
0008: jpnz 0004
44b0: 0f
答：執行上述**過程中cache的狀態如下表：
訪問順序：1 2 3 4 5 6 7 8 9
接上表訪問順序：11 12 13 14 15 16 17 18 19
命中率=15/19=79%
五、已知基於相對簡單cpu的計算機系統配有16kb的物理記憶體，採用分頁方式管理虛擬儲存空間，頁大小為4kb。當前記憶體的使用狀況如下所示：
幀3幀2
幀1幀0
現在cpu要訪問4010位址單元，請畫圖說明mmu如何實現將cpu輸入的邏輯位址轉換成實體地址。(10分)
答：轉換過程如下圖所示：(8分)
頁偏移量
邏輯位址4010：
f v c d01
234幀號頁表實體地址
說明：mmu查頁表首先檢視有效位v是否為1，是，則進行位址轉換，並修改計數值；否，則產生缺頁中斷。(2分)
六、下列**將在採用三段流水線(取指、解碼並讀取暫存器、執行並存結果)的risc處理器上執行。
1:r102
2:r1r1+r2
3:r2r1+r3
4:r10r10-1
5:if(r100)then goto 2
6:r4r4+r5
7:r5r4+r6
採用通過編譯優化解決衝突，請給出重新排序指令後的最終**和執行過程。(15分，最終**7分，執行過程8分)
答：重新排序指令後的最終**：(7分)
6:r4r4+r5
1:r102(=3-1)
2:r1r1+r2
5:if(r100)then goto 2
3:r2r1+r3
4:r10r10-1
7:r5r4+r6
8: r10r10+1
重新排序指令後的執行過程: (8分)
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