實驗一門電路
本實驗為驗證性實驗
一、實驗目的
熟悉閘電路的邏輯功能。
二、實驗原理
ttl整合與非門是數位電路中廣泛使用的一種基本邏輯門。使用時，必須對它的邏輯功能、主要引數和特性曲線進行測試，以確定其效能的好壞。與非門邏輯功能測試的基本方法是按真值表逐項進行。
但有時按真值表測試顯得有些多餘。根椐與非門的邏輯功能可知,當輸入端全為高電平時，輸出是低電平；當有乙個或幾個輸入端為低電平時，輸出為高電平。
可以化簡邏輯函式或進行邏輯變換。
三、實驗內容及步驟
首先檢查5v電源是否正常，隨後選擇好實驗用整合塊，查清整合塊的引腳及功能．然後根據自己的實驗圖接線， 特別注意vcc及地的接線不能接錯(不能接反且不能短接)，待仔細檢查後方可通電進行實驗，以後所有實驗均依此辦理。
(一)、測與非門的邏輯功能
1、選擇雙4輸入正與非門74ls20，按圖3_1_1接線；
2、輸入端、輸出端接lg電平開關、lg電平顯示元件盒上；整合塊及邏輯電平開關、邏輯電平顯示元件盒接上同一路5v電源。
3、撥動電平開關，按表3_1_1中情況分別測出輸出電平.
表3_1_1
(二)、測試與或非門的邏輯功能
l、選兩路四輸入與或非門電路1個74ls55，按圖3_1_2接線：
２、輸入端接電平的輸出插口，撥動開關當輸入端為下表情況時分別測試輸出端(8)的電位，將結果填入表3_1_2中：
表3_1_2
(三)、測邏輯電路的邏輯關係
用74ls00電路組成下列邏輯電路，按圖3_1_3、圖3_1_4接線，寫出下列圖的邏輯表達表並化簡，將各種輸入電壓情況下的輸出電壓分別填入表3_1_3、表3_1_4中，驗證化簡的表示式。
表3_1_3
表3_1_4
(四)、觀察與非門對脈衝的控制作用
選一塊與非門74ls20按下面兩**3_1_5(a)、(b)接線，將乙個輸入端接連續脈衝用示波器觀察兩種電路的輸出波形。
在做以上各個實驗時,請特別注意整合塊的插入位置與接線是否正確，每次必須在接線後經複核確定無誤後方可通電實驗，並要養成習慣。
四、實驗儀器與器材
1、jd-2000通用電學實驗台一台
2、ca8120a示波器一台
3、dt930fd數字多用表一塊
4、主要器材 74ls00 2片， 74ls55 1片，74ls20 1片， 邏輯開關盒1個
五、實驗報告要求
整理實驗資料,並對資料及波形進行一一分析，比較實驗結果，分析「與非門」的邏輯功能並作討論!
六：注意事項：
l、接拆線都要在斷開電源(5v)的情況下進行。
2、ttl電路電源電壓vcc = +5v；檢查電源是否為5v(不要超過+5v)。
七、實驗思考題
l、與非門什麼情況下輸出高電平?什麼情況下輸出低電平?與非門不用的輸入端應如何處理?
2、與或非門在什麼情況下輸出高電平?什麼情況下輸出低電平?與或非門中不用的與門輸入端應如何處理?不用的與門應如何處理?
3、如果與非門的乙個輸入端接連續時鐘脈衝，那麼：(1)其餘輸入端是什麼狀態時，允許脈衝通過?脈衝通過時，輸出端波形與輸入端波形有何差別?
(2)其餘輸入端是什麼狀態時，不允許脈衝通過?這種情況下與非門輸出是什麼狀態?
實驗二三態門和oc門的研究
本實驗為驗證性實驗
一、實驗目的
(1) 熟悉兩種特殊的閘電路：三態門和oc門；
(2) 了解「匯流排」結構的工作原理。
二、實驗原理
數字系統中，有時需把兩個或兩個以上整合邏輯門的輸出端連線起來，完成一定的邏輯功能。普通ttl閘電路的輸出端是不允許直接連線的。圖2_1示出了兩個ttl門輸出短接的情況，為簡單起見，圖中只畫出了兩個與非門的推拉式輸出級。
設門a處於截止狀態，若不短接，輸出應為高電平；設門b處於導通狀態，若不短接，輸出應為低電平。在把門a和門b的輸出端作如圖3_2_1所示連線後，從電源vcc經門a中導通的t4、d3和門b中導通的 t5到地，有了一條通路，其不良後果為：
(1)輸出電平既非高電平，也非低電平，而是兩者之間的某一值，導致邏輯功能混亂。
(2)上述通路導致輸出級電流遠大於正常值(正常情況下t4和t5總有乙個截止)，導致功耗劇增，發熱增大，可能燒壞器件。
集電極開路門和三態門是兩種特殊的ttl電路，它們允許把輸出端互相連在一起使用。
1．集電極開路門(oc門)
集電極開路門(open-collector gate)，簡稱oc門。它可以看成是圖3_2_1所示的ttl與非門輸出級中移去了t4、d3部分。集電極開路與非門的電路結構與邏輯符號如圖3_2_2所示。
必須指出：oc門只有在外置負載電阻rc和電源ec後才能正常工作，如圖中虛線所示。
由兩個集電極開路與非門(0c)輸出端相連組成的電路如圖3_2_3所示，它們的輸出：
即把兩個集電極開路與非門的輸出相與(稱為線與)，完成與或非的邏輯功能。0c門主要有以下三方面的應用：
(1) 實現電平轉換
無論是用ttl電路驅動cmos電路還是用cmos電路驅動ttl電路，驅動門必須能為負載門提供合乎標準的高、低電平和足夠的驅動電流，即必須同時滿足下列四式：
驅動門負載門
voh(min) ≥ vih(min)
vol(max) ≤ vil(max)
ioh(max) ≥ iih
iol(max) ≥ iil
其中:voh(min)--閘電路輸出高電平voh的下限值；
vol(max) --閘電路輸出低電平vol的上限值；
ioh(max)--閘電路帶拉電流負載的能力，或稱放電流能力；
iol(max)—閘電路帶灌電流負載的能力，或稱吸電流能力；
vih(min)--為能保證電路處於導通狀態的最小輸入(高)電平；
vil(max) --為能保證電路處於截止狀態的最大輸入(低)電平。
iih — 輸入高電平時流入輸入端的電流；
iil -- 輸入低電平時流出輸入端的電流。
當74系列或74ls系列ttl電路驅動cd4000系列或74hc系列cmos電路時，不能直接驅動，因為74系列的ttl電路voh(min) = 2.4v，74ls系列的ttl電路voh(min)=2.7v，cd4000系列的cmos電路vih(min)=3.
5v，74hc系列cmos電路vih(min)=3.15v，顯然不滿足voh(min) ≥ vih(min)
最簡單的解決方法是在ttl電路的輸出端與電源之間接入上拉電阻rc，如圖3_2_4所示。
圖3_2_4 ttl(oc)門驅動cmos電路的電平轉換
(2)實現多路訊號採集，使兩路以上的資訊共用乙個傳輸通道(匯流排)；
(3)利用電路的線與特性方便地完成某些特定的邏輯功能。
在實際應用時，有時需將幾個oc門的輸出端短接，後面接m個普通ttl與非門作為負載，如圖3_2_5所示。為保證集電極開路門的輸出電平符合邏輯要求，rc的數值選擇範圍為：
其中 iceo -- oc門輸出三極體t5截止時的漏電流；
ec — 外接電源電壓值；
m -- ttl負載門個數；
n — 輸出短接的oc門個數；
m』— 各負載門接到oc門輸出端的輸入端總和。
rc值的大小會影響輸出波形的邊沿時間，在工作速度較高時，rc的取值應接近 rc(min)。
2．三態門
三態門，簡稱tsl(three-state logic)門，是在普通閘電路的基礎上，附加使能控制端和控制電路構成的。圖3_2_6所示為三態門的結構和邏輯符號。三態門除了通常的高電平和低電平兩種輸出狀態外，還有第三種輸出狀態——高阻態。
處於高阻態時，電路與負載之間相當於開路。圖(a)是使能端高電平有效的三態與非門，當使能端en = 1時，電路為正常的工作狀態，與普通的與非門一樣，實現y =；當en = 0時，為禁止工作狀態，y輸出呈高阻狀態。圖(b)是使能端低電平有效的三態與非門，當= 0時，電路為正常的工作狀態，實現y =；當= 1時，電路為禁止工作狀態，y輸出呈高阻狀態。
三態閘電路用途之一是實現匯流排傳輸。匯流排傳輸的方式有兩種，一種是單向匯流排，如圖3_2_7(a)所示，功能表見表3_2_1所示，可實現訊號a1、a2、a3向匯流排y的分時傳送；另一種是雙向匯流排，如圖3_2_7(b)所示，功能表見表3_2_2所示，可實現訊號的分時雙向傳送。單向匯流排方式下，要求只有需要傳輸資訊的那個三態門的控制端處於使能狀態(en = 1)，其餘各門皆處於禁止狀態(en = o)，否則會出現與普通ttl門線與運用時同樣的問題，因而是絕對不允許的。
表3_2_1 單向匯流排邏輯功能
表3_2_2 雙向匯流排邏輯功能
三、預習要求
(1)根據設計任務的要求，畫出邏輯電路圖，並註明管腳號。
(2)擬出記錄測量結果的**。
(3)完成第七項中的思考題1、2、3。
四、實驗內容
1、用三態門實現三路訊號分時傳送的匯流排結構。框圖如圖3_2_8所示，功能如表3_2_3所示。
表3_2_3 設計要求的邏輯功能
在實驗中要求：
(1)靜態驗證控制輸入和資料輸入端加高、低電平，用電壓表測量輸出高電平、低電平的電壓值。
(2)動態驗證控制輸入加高、低電平，資料輸入加連續矩形脈衝，用示波器對應地觀察資料輸入波形和輸出波形。
(3)動態驗證時，分別用示波器中的ac耦合與dc耦合，測定輸出波形的幅值vp_p及高、低電平值。
2、用集電極開路(oc)「與非」門實現三路訊號分時傳送的匯流排結構。 要求與實驗內容1相同。
3、在實驗內容2的電路基礎上將電源ec從+5v改為+10v，測量oc門的輸出高、低電平的電壓值。
五、注意事項
(1)做電平轉換實驗時，只能改變ec，千萬不能將oc門的電源電壓+vcc接至+10v，以免燒壞器件。
(2)用三態門實現分時傳送時，不能同時有兩個或兩個以上三態門的控制端處於使能狀態。
六、報告要求
(1) 畫出示波器觀察到的波形，且輸入與輸出波形必須對應，即在乙個相位平面上比較兩者的相位關係。
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