通訊積體電路晶元物理設計難點及解決方案
1引言隨著半導體工藝的不斷發展和通訊技術的不斷提高，以超大規模、高整合度和複雜性為特徵的通訊積體電路晶元物理設計，相比於普通的消費類產品晶元，在超深亞微公尺工藝下面臨著更為嚴峻的挑戰：一、工藝特徵尺寸的不斷縮小、電源電壓的不斷降低、電源雜訊對晶元效能的影響日益凸顯，已成為超大規模通訊積體電路物理設計中乙個不可忽視的問題；二、隨著工藝技術的進步，高速通訊積體電路晶元的時序對於晶元製造過程中產生
1引言隨著半導體工藝的不斷發展和通訊技術的不斷提高，以超大規模、高整合度和複雜性為特徵的通訊積體電路晶元物理設計，相比於普通的消費類產品晶元，在超深亞微公尺工藝下面臨著更為嚴峻的挑戰：一、工藝特徵尺寸的不斷縮小、電源電壓的不斷降低、電源雜訊對晶元效能的影響日益凸顯，已成為超大規模通訊積體電路物理設計中乙個不可忽視的問題；二、隨著工藝技術的進步，高速通訊積體電路晶元的時序對於晶元製造過程中產生的偏差越來越敏感，精確的電路模型及準確的時序分析方法成為制約通訊積體電路晶元能否實現快速時序收斂的關鍵；三、通訊積體電路晶元通常需要支援各種高速介面電路的應用，從而造就了獨特的時鐘樹拓撲結構——網狀時鐘樹，而通訊晶元固有的超大規模的特性更加重了這種複雜高速時鐘樹優化的難度；四、隨著通訊技術的飛速發展、資料傳輸速度和容量的不斷提高、通道雜訊對訊號質量的影響越來越大，高速串並/並串轉換器（highspeedserdes，hss）的抗噪性、傳輸通道數量及其建模**的精確度成為影響通訊系統設計的重要因素。本文針對這些通訊晶元的物理設計難點，較為詳細地介紹了ibm相應的解決方案。
2物理設計難點分析及解決方案
針對超深亞微公尺工藝下超大規模通訊積體電路所面臨的物理設計難點，ibm提出了相應的解決方案，具體介紹如下。
2.1電源雜訊分析
目前通訊積體電路的規模不斷增大、工藝特徵尺寸不斷減小，晶元的功耗不斷增加而電源電壓則不斷降低，電源雜訊已成為超大規模積體電路設計中乙個不可忽視的問題。由於大規模通訊積體電路晶元通常帶有各種複雜的高速介面，並在整個產品的工作過程中要求有很高的可靠性，因此晶元的電源設計起著至關重要的作用。為了保證晶元的電源完整性，在晶元的設計流程中必須對io的同步開關雜訊ssn（simultaneousswitchnoise）、晶元上的動態電源雜訊、靜態壓降、esd（electro-staticdischarge）靜電保護以及電遷移em（electromigration）進行有效的檢查和簽收。
ibm在進行超大規模積體電路的設計過程中，有一套完整的流程對電源雜訊進行分析（圖1），能夠在晶元的布局階段盡早發現和解決晶元布局與電源設計上存在的問題，從而減少了設計反覆的時間。電源雜訊檢查在晶元設計過程中是乙個重要的簽收環節，完整的設計和分析流程保證了ibm能夠提供高質量的專用積體電路晶元。
圖1電源雜訊分析流程
ibm的電源雜訊分析流程貫穿了整個晶元設計過程，其中包含了兩個雜訊評審會議和一系列分析工具。在每個專案開始布局之前，雜訊分析小組會和專案的物理設計工程師一起召開pint(post-idrnoiseteamreview)會議，對晶元的設計規格進行審查，找出設計中可能存在的風險，提出在晶元布局時需要注意的事項，讓物理設計工程師在布局前對整個晶元的電源雜訊情況有所了解，盡量避免由於電源雜訊無法滿足而反覆修改布局。在晶元布局階段，負責電源雜訊分析的工程師會緊跟布局的變化，利用ibm的gpm（genericpackagemodel）和alsim（austinlinearsimulator）系列工具及**估晶元的電源雜訊。
gpm是乙個可以快速分析io同步開關雜訊的建模和分析工具。gpm針對晶元中包含io的區域性區域建立hspice模型，其中包含通用的封裝rlc模型，晶元上的電源分配網路，io驅動器模型和模擬一般邏輯電路翻轉的等效模型。由於gpm分析不需要成熟的晶元布局，建模和**速度快，因此可以盡早分析io對電源雜訊的影響，為晶元的io布局提供快速的參考，評估io所需的電源濾波方案，避免在設計中形成電源雜訊的熱點。
一旦晶元布局確定，gpm模型可以代表實際晶元的io翻轉情況，該模型可以交付客戶，讓客戶聯合系統的板級模型進行晶元、封裝和pcb的訊號完整性分析和時序分析。分析的結果可以幫助客戶在晶元設計早期評估系統的效能，同步地進行pcb的設計，確定更加合理的晶元時序約束。
alsim_ta（transientanalysis）是乙個高效的全晶元動態電源雜訊**分析工具。**過程中使用了晶元的封裝模型，片上電源網路模型和代表各種邏輯電路翻轉的電流波形。通過alsim_ta**可以得到整個晶元電源雜訊峰峰值，動態壓降等資訊在晶元上的分布情況，並以二維圖形直觀地顯示，如圖2所示。
alsim_ta的結果可以直觀地評估晶元的布局和電源濾波方案對電源雜訊的影響。
圖2alsim_ta**結果
根據早期的alsim_ta和gpm分析結果，物理設計工程師可以盡早優化晶元布局，通過增加雜訊源和雜訊敏感的器件之間的距離，增加片上去耦電容等方式獲得較好的雜訊效能。
在晶元布局最終確定之前，雜訊分析小組會和物理設計工程師召開ntfr（noiseteamfloorplanreview）會議，再次對晶元的布局和電源濾波方案進行評審，對高速介面的相關問題進行討論，檢查晶元是否可以滿足電源雜訊簽收的標準並提出建議和進一步的分析、優化方案。
除了利用gpm和alsim_ta對電源動態雜訊進行分析，ibm還使用alsim_etir對全晶元的靜態電源壓降進行分析。在每個設計階段，alsim_etir會提取每個電路上的壓降並反標到時序分析工具中從而得到更真實的靜態時序分析結果。在每個設計的簽收階段，alsim_pga和alsim_esd是對em和esd進行檢查和簽收的工具，而gpm則是動態電源雜訊的簽收工具。
通過在每個設計階段對晶元的電源雜訊進行完備的檢查，ibm可以設計出具有高可靠性的大規模通訊積體電路晶元，保證一次設計成功率。
2.2統計靜態時序分析（ssta）
隨著工藝技術的進步，晶元製造過程中產生的偏差成為影響晶元效能的重要因素，必須在晶元設計的階段就考慮這個問題。傳統的靜態時序分析（statictiminganalysis,sta）方法，建立在以工藝角為基礎的器件時序模型上。然而隨著工藝技術的進步，反映偏差的引數迅速增加，不僅包括晶元內或晶元間的偏差，還包括各種片上偏差（on-chipvariation,ocv），例如晶元不同位置上溝道長度、閾值電壓、金屬層厚度等，這導致工藝角的數目和時序分析的時間呈指數增長。
除此之外，sta的另一大缺陷是**的時序過於悲觀，因為器件工作在每個引數的最壞情況下的機率是很低的，這導致設計的時序過於保守，從而增加了設計難度和時間。因此，我們需要建立乙個更完備的模型以反映各種工藝偏差對時序的影響，並在有限的時間內，更準確地進行時序分析。
ibm很早就開始對統計靜態時序分析方法（statisticalstatictiminganalysis,ssta）進行研究，並已取代sta應用於65nm、45nm工藝中。ssta是利用統計的方式去描述製造工藝中的偏差，採用的模型描述的是各個偏差的概率分布曲線。
下面我們舉例說明ssta與sta的不同。如圖3所示，暫存器a和暫存器b的時鐘端接在同乙個門控時鐘源，但分別在m5和m6金屬層上佈線。傳統的sta沒有考慮不同金屬層之間由於cmp工藝造成的偏差，因此假設兩條路徑工作在相同的工藝角下，導致實際的時鐘偏移（skew）大於估計的結果，電路可能無法正常工作。
圖4描述了m5和m6金屬層阻抗偏差的分布，實際電路可能工作在整個座標平面內的任意乙個點。primetime中通過引入比例因子（deratingfactor）[1]來解決類似的工藝偏差，兩個引數的偏差遵循線性關係，所覆蓋的範圍為圖4中條狀區域，比例因子的值決定了所覆蓋區域的大小。ssta是基於各個偏差的概率分布曲線，得到聯合概率分布曲線，採用3σ分析方法，覆蓋區域所佔比例高達98.
9%。圖3金屬層製造偏差引起的時鐘偏移
圖4不同時序分析方法對工藝偏差的覆蓋率
ssta不以slack作為時序檢查的依據，而是**電路效能對工藝偏差的敏感程度，作為評價設計可靠性的指標。ssta可以分析出晶元上每個部分能工作在多高的時鐘頻率下，並為測試方案的設計提供依據。ssta的基礎是建立可靠的模型來反映工藝偏差的概率分布，ibm已經將ssta應用於自主研發的時序分析工具einstimer中，並從65nm工藝開始，作為sign-off的必要條件。
同時，ibm還將ssta的理念應用於布局佈線，訊號完整性分析等工具中，從統計學的角度對電路進行優化，使設計更符合dfm的要求。
2.3時鐘樹優化
通訊積體電路通常需要支援各種應用，如hss、sram、ddr、tcam等；而這些介面電路一般都工作在不同的時鐘域下。為了實現各界面電路之間高速的資料傳輸，往往需要一些計算/控制邏輯電路能夠可配置地工作在不同的時鐘域。這樣就形成了通訊領域積體電路晶元獨特的時鐘樹拓撲結構——網狀時鐘樹。
如圖5所示，多個非同步時鐘源從pll、hss或者io引入晶元內部，經過幾級選通器或分頻器，最終到達每個時序器件的時鐘端。時鐘結構相同的一組邏輯電路，可以在不同的時段採用不同的時鐘頻率；而時鐘結構不同的邏輯電路，經過配置，可以工作在同一時鐘域下，進行同步訊號傳輸，滿足特殊的通訊需求。因此，在建立和優化時鐘樹時，需要對晶元上各個時鐘的到達時間進行乙個整體的約束，使可能工作在同一時鐘域下的邏輯電路的時鐘訊號到達時間盡量保持一致，從而保證時序電路正常工作。
圖5網狀時鐘樹結構
ibm常用的時鐘樹優化機制主要由描述時鐘樹結構的cdoc（clockdesigneroptimizationcontrolfile）檔案和時鐘樹優化工具bco兩部分組成。基本工作原理為：首先通過cdoc檔案確定需要優化的時鐘樹——cdoc檔案描述了各條時鐘樹的起始點和乙個停止點，從起始點開始向後追溯，直到所有分支都遇到停止點為止；其間穿過的結構，就是需要優化的時鐘樹；然後bco根據cdoc檔案所描述的時鐘樹結構，按前後順序依次優化——在優化每一條時鐘樹段落時，bco會按照由葉至根的順序，插入一系列緩衝器或者反向器，使得各個葉節點的時鐘到達時間偏差和整個時鐘樹延遲都盡量小，bco還會對時鐘樹穿過的組合邏輯結構進行複製，放在各個葉節點附近，從而滿足優化前後邏輯功能的一致性。
針對通訊晶元相對複雜的時鐘樹結構，bco在原有機制的基礎上提供了一種逐級優化時鐘樹的方法：如圖6所示，首先將整個時鐘網路以選通器或分頻器為節點分段，按照時鐘訊號的流向，靠近時鐘源的為父時鐘樹，反之為子時鐘樹。然後從最末端的子時鐘樹開始進行優化，並將優化後的延時資訊標記在子時鐘樹的根節點上；優化父時鐘樹時，根據其所有子時鐘樹的延遲資訊，採用時鐘偏差技術（plannedskewscheduling），使得其下所有時序器件（包括它的子時鐘樹）的時鐘訊號到達時間相同；以此向前遞迴，直到時鐘源；從而實現了整個時鐘網路優化。
圖6網狀時鐘樹優化方法
2.4hss
隨著資訊科技的飛速發展，特別是通訊要求的飛速提高，大容量、高速度的業務需求成為了通訊系統設計的關鍵考慮因素。在這種背景下，serdes（串並/並串轉換器）應運而生，並憑藉其抗噪性強、傳輸通道數量少等優點，越來越顯示出替代高速並行介面電路的趨勢。然而隨著資料傳輸速度和容量的不斷提高，通道雜訊對訊號質量的影響也越來越大，而且不同的業務需求也需要有多種的serdes進行支援。
如何選擇一款能夠充分滿足業務要求的serdes是大容量通訊系統設計中的難點。
客戶協作整合解決方案
welink 鏈整合軟體在企業間 鏈執行層面的重要應用，構築新型全渠道價值鏈體系。製造業 分銷企業往往面對大量的客戶 經銷商 加盟商，有效地整合和管理這些業務夥伴，提高銷售能力和績效，是welink 鏈整合軟體在企業間 鏈執行層面的重要應用。客戶整合解決方案致力於企業銷售和分銷管理，與各種型別的企業...
監控整合專案解決方案
上海中城衛保安服務 安防監控整合服務平台解決 方案四川格瑞特科技 2012年06月 目錄第一章專案概述 3 1.1 專案背景 3 1.2 建設內容 3 1.3 系統總體結構 4 第二章系統特點及優勢 6 2.1 系統說明 6 2.2 系統設計原則 6 2.3 系統設計依據 7 2.4 系統優勢 8 ...
無線點菜通訊系統解決方案
目錄1.引言1 2.無線點菜通訊系統方案的建設目標1 2.1.設計目標1 2.2.管理目標2 2.3.最終目標2 3.無線點菜通訊系統的工作業務流程2 4.無線點菜通訊系統基本功能簡介3 4.1.系統基本功能說明3 4.2.落單系統4 4.3.收銀系統5 4.4.出單管理5 4.5.銷售收入報表5 ...