vlsic是高度複雜的整合系統，為保證設計的正確性和簡化設計，避免由於在版圖設計過程中採用複雜結構而引入不可靠因素，因此，在vlsi的設計技術中大量地採用規則結構，電晶體規則陣列設計技術就是其中之一。在這個結構中的基本單元就是mos電晶體或mos電晶體對（cmos）。
4.1 電晶體陣列及其邏輯設計應用
唯讀儲存器rom是最常用的電晶體規則陣列。它以電晶體的有無來確定儲存的訊號是「0」或「1」。在人們通常的概念中，rom僅僅是儲存器，實際上，它還是乙個可以用於組合邏輯設計的技術，顯然，在rom中的基本資訊單元是電晶體。
mos結構的rom以其低功耗，結構簡單，單元占用面積小等優點，已成為目前rom結構的主流實現技術。
rom的基本結構由兩塊電路組成：位址解碼電路和乙個電晶體點陣。位址解碼電路將n個輸入「翻譯」成n=2n條字線訊號；電晶體點陣是乙個n行m列的電晶體矩陣，m是輸出訊號的位數，圖4.
1是rom結構的示意圖。習慣上，人們所稱的rom往往僅指電晶體點陣。
x1x2 譯0
碼n×m陣列
器xnn-1
0 m-1
輸出選通控制
y1 y2 ym
圖4.1 rom結構示意圖
應用比較普遍的mos結構的rom，以nmos和cmos為主。它是利用mos管的有、無或是否起作用來形成資料。
如果將rom的位址輸入被認作為一塊邏輯電路的輸入，而將rom的輸出認作為邏輯電路的輸出，這時，rom就是一塊邏輯電路。如果說有差別，就輸出而言，普通的邏輯電路的輸出位數是任意的，儲存器的輸出往往是按位元組（8bit）衡量。就n位的訊號輸入而言，儲存器的字線n=2n根全都需要，普通的邏輯往往僅需要其中的一部分。
有了這兩點基本認識，只要將標準的rom結構加以變化，就可以實現我們所需的邏輯。當然，基本的rom結構僅適用於組合邏輯電路，如果在rom的輸出加上記憶單元和資訊反饋，它同樣可以滿足時序邏輯的需要，實際上，人們也是這樣做的。有時，以rom結構實現的邏輯也被稱為查表邏輯。
4.1.1 全nmos結構rom
nmos rom有許多種形式，主要分為靜態結構和動態結構。在靜態結構中，以電晶體點陣的結構進行劃分，又可以分為或非結構rom和與非結構rom。
圖4.2的(a)圖和(b)圖分別給出了靜態全nmos或非結構的rom和全nmos與非結構的rom。圖中ri代表經解碼輸出的字線，ci為輸出訊號線即位線。
或非結構rom的每一根位線上有若干nmos管相併聯，這些nmos管的柵極與字線相連，源極接地，漏極與位線相連，連線到某一根位線的所有增強型nmos管和耗盡型nmos負載管構成了乙個或非門。正常工作時，在所有的字線中，只有一根字線為高電平，其餘字線都為低電平，即所謂的某個字被選中。這時，如果在某條位線上有nmos管的柵極與該條字線相連線，則這個nmos電晶體將導通，這條位線就輸出低電平，如果沒有nmos管連線，這條位線就輸出高電平。
在每一根位線上，每次最多只有乙個增強型nmos管導通。正是因為每一位輸出均對應乙個或非門，所以，這種結構被稱為或非結構rom。
與非結構rom的每一根位線是由若干相串聯的增強型nmos管和耗盡型nmos負載管構成的與非門的輸出，這些相串聯的增強型nmos管的柵連線到相應的字線。正常工作時，在所有的字線中，只有一條字線為低電平，其餘字線均為高電平。這樣，在每個與非門上，除了與字線相交的這一點外，其餘的nmos管均是導通的，而某根位線的輸出是高電平還是低電平取決於相交點上是否有nmos管。
如果有nmos管，則這個nmos管將不導通(因為它的柵極接低電平)，使與非門輸出為高電平。如果沒有nmos管，則表明這個與非門的所有nmos管都已導通，其輸出必然是低電平。
從圖上已可以看出，與非結構rom的字線不能很多，也就是輸入變數不能很多。所以，或非結構的rom是常用的mos rom結構。與非結構rom的乙個主要優點是它的單位面積位密度比或非結構rom高。
圖4.2 nmos或非結構rom和與非結構rom
我們可以很方便的寫出這兩塊rom所表示的邏輯函式。對或非結構rom，
對與非結構rom，。
靜態結構的rom由於採用了有比結構，即輸出的低電平電壓值取決於耗盡型負載的導通電阻與增強型nmos管的導通電阻的比值。為保證輸出低電平達到要求，耗盡型負載的導通電阻比增強型nmos要大得多。這就導致各位線上輸出高電平的上公升時間遠大於輸出低電平的下降時間，為在最終的輸出端得到相匹配的訊號，只能以按上公升時間的節拍進行工作，使整個電路的工作速度下降。
動態結構的rom有效地解決了這個問題。動態結構rom的陣列結構和靜態幾乎無什麼區別，主要區別在於負載的連線。圖4.3是一動態或非結構rom。
圖4.3 動態或非結構rom
動態或非結構rom的工作過程被分為兩個節拍：預充電節拍和輸出節拍。在預充電節拍，φ1為高電平，φ2為低電平，負載管導通，其他nmos管（通常稱為工作管）即使導通也沒有對地通路，這時電源通過負載管對位線進行充電，使其全為高電平。
在輸出節拍，φ2為高電平，φ1為低電平，對地的通路開啟，相應位線字線交叉處有mos管的位線訊號從高電平通過導通的nmos管放電到低電平，而無nmos管的位線仍保持高電平。這種動態結構的優點是速度快。動態rom結構將解碼和預充電放在同一節拍進行，使上拉時間不計算在輸出時間內，因此，提高了速度。
動態與非結構rom工作原理和或非結構相似。由於動態結構rom不會出現電源到地的直流通路，因此輸出訊號的幅度不是負載管和工作管的分壓結果，那麼，負載管和工作管的尺寸不再要考慮彼此的關係，而只要考慮各管的充放電速度。
cmos結構的rom和nmos結構rom在電晶體點陣構造上是相同的，主要的區別在於負載器件，cmos的rom負載是pmos電晶體，在靜態結構中，所有pmos管的柵極接地，即pmos始終導通，在動態結構中，所有pmos管的柵極接φ1，因為pmos和nmos的閾值電壓極性相反，所以，可以將φ2與φ1合併。
實際上，不論是nmos的rom還是cmos的rom，其負載管僅僅就是乙個電阻。
4.1.2 rom版圖
1. nmos或非結構rom版圖
對於或非結構rom可以有多種具體的設計方法，圖4.4是矽柵nmos或非結構rom的區域性版圖。
圖4.4 矽柵nmos或非結構rom區域性版圖
圖4.4的（a）圖所示的矽柵nmos或非結構rom的版圖，以多晶矽條為字線（圖中水平線），以鋁線做位線（圖中豎直線），以n+擴散區做地線，並且地線間隔排列即採用共用地線結構，在需要製作nmos管的字線、位線交叉點處做乙個n+擴散區形成源漏，與水平矽柵構成nmos電晶體。(b)圖則顯示了另一種結構的矽柵nmos rom，與（a）圖不同的是，它在所有的字線、位線交叉點都製作nmos管圖形，然後利用離子注入的方法，在不需要nmos管的地方，在多晶矽下預先注入硼離子，使此處的襯底表面p型雜質濃度提高，使nmos管的閾值電壓提高到大於電源電壓，這樣，字線上的訊號不能使此處的nmos管導通，從而該nmos管不起作用，達到選擇的效果。
值得注意的是，由於用擴散區做地線，為防止擴散電阻使地線的串聯電阻過大，rom塊不能很大，對大容量rom應分塊處理。
2. nmos與非結構rom版圖
從或非結構rom版圖的圖形與工藝處理方法可以看出，對於併聯結構是通過在字、位線交叉點不畫源漏圖形，或畫了圖形再將它「失效」的方法完成選擇。與非結構rom是如何處理的呢？圖4.
5是矽柵nmos與非結構rom的版圖與剖面示意圖。
圖4.5 矽柵nmos與非結構rom版圖
與非結構的rom電晶體的選擇也採用離子注入的辦法，所不同的是離子注入的元素，或非結構注入的是p型雜質硼離子（圖4.4（b）），使nmos管在正常電壓下不能導通，這裡注入的是n型雜質磷或砷離子，作用是使注入處的nmos管耗盡，達到源漏短路的目的。為什麼不用金屬線短路源漏呢？
因為用金屬線短路必須在相關源漏處開孔，這將使面積增大。
比較或非結構rom和與非結構rom，可以看到，與非結構rom的整合度要比或非結構大得多。但因為與非結構不能串聯太多的nmos管（一般小於八個），因此，與非結構rom的規模受到限制，而或非結構中併聯的電晶體數不受限制。通常採用分組相或的辦法構造大規模的rom，在每一組內採用的是與非結構rom，然後再將各組的輸出相或，在每一根位線上還是只有乙個負載管。
採用離子注入的方法確定電晶體的選擇的優點是：結構簡單，對不同的資料或邏輯，只需一塊掩膜版就可以加以確定；保密性好，由於離子注入採用的是光刻膠保護，注入完畢後去除光刻膠，在矽片表面不留圖形痕跡。
例題： 下表給出了乙個用rom實現的組合電路的真值表，圖4.6是它的nmos或非rom結構電路。
四輸入四輸出組合邏輯真值表
圖4.6 rom結構電路圖
這個電路有四個輸入，對應16條字線，有四個輸出，對應四條位線。在字線、位線相交處有nmos管(圖上打點處)的位線輸出是低電平。
到目前為止，我們尚未討論解碼器的設計，如果解碼器非常複雜，那麼，用rom實現組合邏輯的意義就不大了。可以想象，位址解碼器所對應的字線輸出，實際上是「與邏輯」輸出，所以，在前面介紹的與非結構rom就可以作為解碼器的主體結構。也可以通過適當地邏輯轉換，用或非結構rom構造解碼器。
這表明用兩級電晶體點陣可以非常簡單地實現組合邏輯設計。
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