本科生期末試卷十四答案
一、選擇題
1．c 2．c 3．b 4．b 5．c
6．b 7．a c d 8．a c 9．b 10．d
二、填空題
1．a．記憶體 b．外存 c．記憶體
2．a．高速性 b．先行 c． 陣列
3．a．瞬間啟動 b．儲存器 c．固態盤
4．a．指令週期 b．布林代數 c．閘電路和觸發器
5．a．指令暫存器ir b．程式計數器pc c．記憶體位址暫存器ar
三、解：浮點乘法規則：
n1×n2=(2j1×s1)×(2j2×s2)=2(j1+j2)×(s1×s2)
（1） 階碼求和：j1+j2=0
（2） 尾數相乘：符號位單獨處理，積的符號位=0⊕0=0
0.1001
×0.1011
1001
1001
0000
1001
0. 011 00011
（3） 尾數規格化、捨入（尾數4位）
n1×n2=(+0.01100011)2=(+0.1100)2×2(-01)2
四、解 ：命中率 h = ne / （nc + nm） = 3800 / (3800 + 200) = 0.95
主存慢於cache的倍率 ：r = tm / tc = 250ns / 50ns = 5
訪問效率 ：e = 1 / [r + (1 – r)h] = 1 / [5 + (1 – 5)×0.95] = 83.3%
平均訪問時間 ：ta = tc / e = 50ns / 0.833 = 60ns
五、解：指令格式與定址方式特點如下：
（1） 二位址指令，用於訪問儲存器。操作碼欄位可指定64種操作。
（2） rs型指令，乙個運算元在通用暫存器（共16個），另乙個運算元在主存中。
（3） 有效位址可通過變址定址求得，即有效位址等於變址暫存器（共16個）內容加上位移量。
六、解：從流程圖b14.1看出，p（1）處微程式出現四個分支，對應四個微位址。
為此用op碼修改微位址暫存器的最後兩個觸發器即可。在p（2）處微程式出現2路分支，對應兩個微位址，此時的測試條件是進製觸發器cj的狀態。為此用cj修改μa2即可。
轉移邏輯表示式如下：
μa0=p1·t4·ir6,
μa1=p1·t4·ir7,
μa2=p2·t4·cj。由此可畫出微位址轉移邏輯。如圖b14.3所示。
圖b14.4
七、解：當掃瞄器和印表機同時產生乙個事件時，irq上的請求是掃瞄器發的。因為這種鏈路排隊的裝置只有當其iei高時，才能發出中斷請求，並且該裝置有中斷請求時其ieo為低，因此其後的裝置就不可能發出中斷請求訊號。
但是若掃瞄器介面中的遮蔽觸發器被置位即被遮蔽，則ieo上的請求訊號將是印表機發出的。
八、解：2400轉 / 分 = 40轉 / 秒
平均等待時間為：1 / 40 × 0.5 = 12.5（ms）
磁碟訪問時間為：60 ms + 12.5ms = 72.5ms
資料傳播率： dr = r n , n = 96k bit , r = 40轉 / 秒
dr = r n = 40 × 96k = 3840k (bit/s)
九、解：
圖b14.5
如上圖中主要電路是乙個環形脈衝發生器，它採用迴圈移位暫存器形式。
其中t1—t4是四個輸出節拍脈衝，根據已知條件，其解碼邏輯表示式為：
t1=c1·2 t2=c2 ·3 t3=c3 ,t4=1 具體的波形圖如圖b14.5所示。
十、解：pci匯流排結構框圖如圖b20.3所示
圖b14.6
pci匯流排有三種橋，即host / pci橋（簡稱host橋），pci / pci橋，pci / lagacy橋。
1） host匯流排：該匯流排又稱cpu匯流排、系統匯流排、主存匯流排等，它不僅連線主存，還可以連線多個cpu
2） pci匯流排：連線各種高速的pci裝置。pci裝置可以是主裝置也可以是從裝置，或者兼而有之。
系統中允許有多餘的pci匯流排。它們可以使用host橋與host橋匯流排相連，也可以使用pci/pci橋與已經同host橋連線的pci匯流排相連。從而可擴充整個系統的pci匯流排負載能力。
3） lagacy匯流排：可以是isa、eisa、mca等效能較低的傳統匯流排，以便充分利用市場上現有的介面卡卡，支援中低速i/o裝置。
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