同步訊號同步訊號同步訊號控制端、消隱訊號控制端，以及省電模式控制端。它能夠與各種高解析度彩色圖形系統相容。adv7125功能框圖。
adv7125有3個**資料暫存器data register和乙個**控制暫存器power-down mode。資料暫存器的3個輸入端分別連線紅綠藍三色的數字**訊號，資料暫存器後面緊跟數模轉換單元，將數碼訊號轉換為模擬訊號；控制暫存器將數字的消隱訊號、同步訊號轉換合併。數模轉換後的模擬**訊號和控制暫存器輸出的同步、消隱控制訊號共同作為adv7125的輸出訊號，此輸出訊號大小受rset端和地之間接入的外加電阻rset大小的控制。
2 adv7125晶元用於vga轉換的基本原理
adv7125晶元用於vga轉換的基本原理是，將s3c2440輸出的數字**訊號轉換為模擬的vga輸出訊號，模擬的vga輸出訊號的大小受adv71 25晶元外圍參考電壓vref和外加電阻rset的控制，(vref和rset的具體接法)其關係如下：
式中iog、ior、iob分別代表綠、紅、藍三色訊號的幅度。當不用復合同步訊號時，需要把端連線低電平，這時iog的關係式同式(2)。
上式中的是adv7125的乙個附加訊號控制端，adv7125的另外乙個附加訊號控制端是(消隱訊號控制端)。和都是在時鐘上公升沿被鎖存，保證畫素資料流的同步。和的功能是：
通過**同步訊號的編碼，影響vga**訊號的輸出。通過在模擬輸出埠內部加了乙個加權電流，實現此功能。這個電流的有無，由和邏輯輸入判定。
圖2說明了當和兩者都為高電平時，ior和iob兩者與iog的對比。
表1詳細說明了和對模擬輸出的影響。該表是在vref=1．235 v，rset=530 ω，rload=37．5ω的條件下測量的。
對應圖2和表1可得到以下結論：
①當ior、iog、iob三端的dac輸入為0x00時，代表螢幕最黑，此時對應圖2為 level，對應表1為第7行。從圖2左面列表可以看到，ior、iob端的電流、電壓分別是0ma、0v，iog端的電流、電壓分別是7．2 ma、0．271 v。即電流相差7．2 ma。
②當ior、iog、iob三端的dac輸入為0xff時，代表螢幕最白，此時對應圖2為white levei，對應表1為第2行。從圖2左面列表可以看到，ior、iob端的電流、電壓分別是18．67 ma、0．7 v，iog端的電流、電壓分別是26．0 ma、0．975 v。即電流相差7．3 ma。
從表1，可以得到以下的結論：
①當和都為高電平(為1)時，iog埠的白電平訊號的電流，要比ior、iob埠同樣情況下的電流高出7．3ma左右；**訊號電流、黑電平訊號的電流，要比ior、iob埠同樣情況下的電流高出7．2 ma左右。
②當為低電平(為0)、任意時，同樣的dac輸入條件下，ior、iob、iog三端的輸出訊號電流大小是完全一樣的。
③當為低電平(為0)時，無論dac輸入是多少，ior、iog、iob三端的輸出訊號均對應於高／低的同步無效／有效黑電平。
3 vga介面設計
根據需要，把lcd訊號轉換為vga訊號，轉換時必須根據vga訊號的時序進行轉換。vga訊號一共包括5部分，分別是紅(r)、綠(g)、藍(b)三色訊號和行(h)、場(v)同步訊號，紅(r)、綠(g)、藍(b)三色訊號和行(h)、場(v)同步訊號根據s3c2440的配置時序，由s3c2440以數碼訊號的形式輸出，之後由adv7125對紅(r)、綠(g)、藍(b)三色訊號進行轉換，行(h)、場(v)同步訊號直接進入vga介面中，不需要轉換。下面分別介紹vga訊號的時序、硬體連線、軟體設計以及注意事項。
3．1 vga時序訊號
以解析度為640x480、重新整理頻率為60 hz、16位的彩色顯示模式為例，vga訊號的掃瞄時序。
在場掃瞄時序中，vsync為場同步訊號，tvsync是指顯示器掃瞄1幀完整畫面需要的時間，大小為16 667μs；vsync訊號每場有525行，其中480行為有效顯示行，45行是場消隱期。場消隱期包括場同步時間(低電平場同步脈衝)twv(2行／63μs)、場消隱前肩thv(13行／412μs)、場消隱後肩tvh(30行／952 μs)，共45行。
在行掃瞄時序中，hsync為行同步訊號，thsync是指顯示器掃瞄一行需要的時間，大小為31．75μs，該週期通過hsync(行同步脈衝)來同步，脈衝的寬度twh=3．81μs。每顯示行包括800點，其中640點為有效顯示區，160點為行消隱期(是非顯示區)。行消隱期包括行同步時間twh(3．81μs)，行消隱前肩thc(0．516μs)和行消隱後肩tch(1．786μs)，共160個點時鐘。
3．2 s3c2440和adv7125的電路連線
設計中主要使用s3c2440處理器的lcd控制器介面，它主要通過dma方式占用系統匯流排，支援彩色tft液晶屏，支援16 bbp無調色真彩。lcd介面資料的低8位，中間8位和高8位分別與adv7125晶元的blue訊號、green訊號和red訊號相連，這樣就完成了s3c2440處理器與adv7125晶元之間數碼訊號的傳輸。adv7125晶元的時鐘訊號採用lcd介面的時鐘訊號，訊號與vm(vsdn)訊號相連線，同步訊號接地。
comp端用於內部參考運放的補償，用0．1μf的陶瓷電容連線在comp與模擬電源vaa之間，防止自激振盪以增加穩定性。採用ad1580作為參考電壓，ad1580輸出訊號穩定，能夠很好地滿足電路設計的需要。rset引腳與地之間接乙個530 ω的電阻，用來控制**訊號的滿幅度。
在影象系統中，不會自動產生復合同步訊號，利用本設計可以實現**同步資訊編碼直接進入綠色通道。如果不需要，把輸入端與邏輯低電平相連。s3c2440和adv7125的電路連線。
其中vd0、vd1、…vd23、vden、clk、hsync、vsync為s3c2440的輸出端。
3．3 電路連線需要注意的問題
adv7125可以用於灰度**訊號輸出。例如：僅用於1個通道進行**輸出，這時其他兩個不用的**資料通道都應該與邏輯0相連，不用的模擬輸出應該與使用的通道一樣連線相同的負載。
為了實現adv7125的最優雜訊效能，對pcb的設計必須特別注意。adv7125電源和地線上的雜訊應該優化。可以通過遮蔽數字輸入和提供好的退耦達到這一點。
vaa和gnd的引線長度應該盡量短，這樣可以減小電感環路。在設計pcb時應盡量把模擬地與數字地分開，地線應該通過1個磁珠與pcb大面積鋪地相連，並且磁珠應該盡可能的靠近adv7125器件的地引腳。電路中使用的電容應該盡可能的靠近對應引腳，並且電容的引線應該盡可能的短，這樣可以減小引線電容。
由於使用頻率非常高，時鐘引線應盡可能地短，這樣可以減小雜訊的抖動。**輸出訊號應該由數字地平面覆蓋，這樣可以增大高頻電源抑制比。
由於模擬rgb訊號採用高阻電流源輸出方式，可以直接驅動75 ω的同軸傳輸線。長於10 m的電纜可能會對高頻模擬輸出脈衝衰減。使用輸出緩衝可以補償電纜的失真。
這些緩衝器在整個輸出電壓擺幅期間，必須有足夠的電流。常見的有ad84x系列的單片運放。在較高的頻率下(如80 mhz)，推薦使用ad848。
其典型增益電路。
通過簡單的計算可以得知其增益為：gain=1+z1／z2。改變緩衝電路的增益器件z1、z2來滿足所要求的**電平。
3．4 相關的軟體設定
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