SPI 4介面的時鐘方案

2023-02-10 19:39:02 字數 432 閱讀 2987

面對當今複雜的 fpga 設計,時鐘是至關重要的,工程的成敗往往取決

於它。而對於 spi-0 介面設計來說,由於輸入時鐘高於 311 mhz,並且是雙沿

取樣的,所以時鐘設計顯得更加重要。對於 xilinx virtex-5 器件來說,內部提

供了全域性時鐘和區域時鐘兩大時鐘網路,我們分別利用這兩大資源來設計 spi-

4 的時鐘方案。全域性時鐘如圖 1 所示,區域時鐘如圖 2 所示。其中,rdclk

是 sink core 的輸入時鐘,sysclk 為 source core 的參考時鐘,tsclk 為 source

core 的狀態資訊通道的輸入時鐘,使用者可以根據實際情況來選擇。

圖 1 全域性時鐘

圖 2 區域時鐘

此外,tdclk 由 sysclko_gp 經過 fpga 的 io 模組內的 oddr 輸出。

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