作者：王利祥
**：《電子技術與軟體工程》2023年第24期
摘要隨著科學技術的發展，在fpga設計中多時鐘設計是乙個經常遇到而且因為功能的需要無法避免問題。在不同時鐘域之間傳輸資料或者控制訊號，如果對其**現的特殊情況估計不足，將會對設計造成災難性的後果。因此，設計人員在設計電路時必須加入相應的同步機制，確保訊號在跨時鐘域傳輸時能夠可靠進行。
本文從觸發器時序理論基礎為出發點，分析研究數位化電路設計中跨時鐘域傳輸訊號時亞穩態現象產生的原因以及危害，然後分析和研究了解決跨時鐘域傳輸過程中遇到的各種同步技術，分析和比較在不同場合的應用以及各自的優缺點。
【關鍵詞】fpga 跨時鐘域亞穩態
fpga（field-programmable gate array），即現場可程式設計門陣列，它是在pal、gal、cpld等可程式設計期間的基礎上進一步發展起來的一種可程式設計門陣列。它是作為專用積體電路（asic）領用中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式設計期間閘電路數目有限的缺點。
隨著計算機硬體以及電子技術飛速發展，fpga設計中需要用到的邏輯門數目急速增長，其中難免會遇到亞穩態以及電路中存在毛刺的現象，本文在通過深入分析研究，現將在fpga設計中經常會遇到和用到的方法進行講述。
1 應用領域
在多時鐘設計中，跨時鐘域問題總是當資料在時鐘的驅動下由乙個觸發器傳送到另乙個觸發器的時候產生，如圖1所示。
2 問題的定義
亞穩態、毛刺、多扇出和重新收斂在非同步設計中很有可能出現，他們有可能使整個設計進入不穩定狀態，甚至最終會引起功能性錯誤。
亞穩態現象：數碼訊號通過非同步時鐘域時，如果時鐘訊號不能滿足觸發器的建立時間或保持時間，此時很可能產生亞穩態現象。
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